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Gast
#765677
Hallo, gibt es eine Möglichkeit sich die Anzahl verwendeten Logikzellen, bei einen VHDL Programm, anzeigen zu lassen? Ein Spartan3, mit der Bezeichnung XC3S1500, soll 29.952 Logikzellen haben. Wo kann ich mir im Webpack 9.2i anzeigen lassen, wieviele davon von meinen Programm verwendet werden? Wenn nicht, gibt es eine andere Möglichkeit das heraus zubekommen? Danke Andreas @ Andreas (Gast) >gibt es eine Möglichkeit sich die Anzahl verwendeten Logikzellen, bei >einen VHDL Programm, anzeigen zu lassen? Jain. >Ein Spartan3, mit der Bezeichnung XC3S1500, soll 29.952 Logikzellen >haben. Wird wohl so sein. Wobei dort besser mit Slices gearbeitet wird. Ist eine andere Masszahl. >Wo kann ich mir im Webpack 9.2i anzeigen lassen, wieviele davon von >meinen Programm verwendet werden? Sagt dir der MAP-Report. Ist im Projektnavigator direkt erreichbar. MFG Falk
Gast
#765796
Wenn ich den MAP-Report erstellen lasse, kommt folgende Fehlermeldung "Pack:198 - NCD was not produced. All logic was removed from design. This is usually due to having no input or output PAD connections in the design and no nets or symbols marked as 'SAVE'. You can either add PADs or 'SAVE' atributes to the design, or run 'map -u' to disable logic trimming in the mapper." Muss ich eine ucf-Datei anlegen, um dies weg zubekommen? Mir werden nämlich z.Z. noch keine verwendeten Slices (oder Logikzellen) dort angezeigt! Du sagst, dass Logikzellen = Slices sind oder? Dann müsste dieser FPGA 29.952 Slices haben! In der Desgign Summary wird mir angezeigt: 141 von 13312 möglichen Slices 114 von 26624 möglichen Slice FlipFlops verwendet werden Wie kann ich dadurch auf die tatsächliche Anzahl der Slices Schlussfolgern? MfG Andreas Ja, du brauchst das UCF, ein IC ohne jeden Anschluss braucht natürlich auch intern keine Logik zu enthalten. Wenn du in deinem Projekt den richtigen Chip eingestellt hast, kannst du dich darauf verlassen, dass die angegebene Anzahl an vorhandenen Slices auch richtig ist. 141 von 13312 möglichen Slices Sagt also, dass der Chip zu etwas mehr als einem Prozent gefüllt ist. Edit: Die entscheidende Angabe im Datenblatt sind die CLB (1 CLB sind 4 Slices), nicht die Logikzellen. @ Andreas (Gast) >Muss ich eine ucf-Datei anlegen, um dies weg zubekommen? Nein, ein gescheites Design machen. Du verwendest deine Signale nich an irgendwelchen Ausgängen, also werden sie wegoptimiert. >Mir werden nämlich z.Z. noch keine verwendeten Slices (oder Logikzellen) >dort angezeigt! Logisch, alles was nicht benutzt wird fliegt raus. >Du sagst, dass Logikzellen = Slices sind oder? Hab ich nie gesagt. >Dann müsste dieser FPGA 29.952 Slices haben! Nöö. >Wie kann ich dadurch auf die tatsächliche Anzahl der Slices >Schlussfolgern? Musst du gar nicht, steht direkt da. MFG Falk Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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