Glitches / und wie verhindern

@  schnudl (Gast)

>Wenn ich C auf L setze, kommt es gelegentlich, wenn A und B gleichzeitig
>von L auf H gehen, zu einem kurzen H-Glitch auf C.

Wie lang ist denn dein Glitch?

>Liegt dies an der äusserst unprofessionellen Messleitung? Ich habe
>einfach mal ein 30cm Flachbandkabel von der MCU zum LA (LogicPort)
>verlegt.

Und die Masse?

>Andererseits passiert das aber nicht, wenn C auf H liegt und A,B
>gleichzeitig auf L gehen. C bleibt dann schön brav auf H. Ist diese
>Assymmetrie zu erklären?

Möglicherweise duch die unsymetriche Schaltschwelle vom LogicAnalyzer. 
Bei TTL liegt die bei ~1,5V, nicht Vcc/2 wie bei CMOS.


MfG
Falk

>Mit A und B realisiere ich eine SPI (A=CLK, B=DATA).

Das ist keine SPI, die hat immer 3 Leitungen (MISO, MOSI, SCK) und ein 
zusätzliches ChipSelect Signal. Kannst oder willst Du die Hardware-SPI 
des ATMEGA nicht nutzen?

Ich würde auf Meßfehler und/oder eine falsch eingestellte 
Triggerschwelle tippen. 30cm Flachband ist besonders dann kritisch, wenn 
Signalleitungen direkt nebeneinander laufen und nicht jeweils durch eine 
Masseleitung voneinander getrennt/geschirmt sind.

Ich hab das selbe Problem, wenn ich an der HW SPI messe, sei es mit Oszi 
od. LA kommt nur Schwachsinn raus...

Messfehler sollten meiner Meinung nach ausgeschlossen sein... Dafür hab 
ich gesorgt xP