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Forum: FPGA, VHDL & Co. ISE 8.1I - probleme mit Pin assignment


Autor: Tobi A. (Gast)
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Hallo zusammen

ich arbeite mich grade in die Xilinx FPGAs ein und habe ein Problemchen.

Ich habe es geschafft ein simples AND gate zu implementieren und das 
dann auch erfolgreich mit den Tastern bzw einer LED an meinem 
Entwicklungsboard zu verbinden. Alles ohne Probleme.

(IN1, IN2 und OUT1 im Anhang).

Wenn ich nun allerdings einen Counter hinzufüge (und OUT2) dann spinnt 
bei mir das PIN assignemt rum und ich bekomme nicht mehr die Namen 
angezeigt für die ich Ursprünglich die I/O Marker angelegt habe - hat 
jemand eine idee woran das liegt?

Im anhange 2 Screenshots

der erste zeigt das shematics der 2. das Pin assignment.

Für Vorschläge bin ich dankbar

 Tobi

Autor: Tobi A. (Gast)
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ich seh grad das 2. bild muss ich extra anhängen - hier ist es

Autor: Falk Brunner (falk)
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@ Tobi A. (Gast)

>Für Vorschläge bin ich dankbar

Du hast nur out_2 einen Namen gegeben, den drei anderen aber nicht. Also 
generiert die Software automatisch irgendwleche Namen.

Lösung: Namen vergeben.

MFG
Falk

Autor: Tobi A. (Gast)
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ja aber nicht mal die namen DIE ich vergeben hab tauchen auf.

Autor: Tobi A. (Gast)
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Nachtrag - hab den anderen 3 auch mal namen und IO markers verpasst - 
macht keinen unterschied.

Autor: Falk Brunner (falk)
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@ Tobi A. (Gast)

>ja aber nicht mal die namen DIE ich vergeben hab tauchen auf.

Welche tauchen denn auf?

Autor: Tobi A. (Gast)
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Siehe 2. bild

C
CE
Q
R
S
T

Autor: Falk Brunner (falk)
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Dann ist irgendwas schief gelaufen. Wo sind denn in1, in2 und out1?

MfG
Falk

Autor: Tobi A. (Gast)
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Hi Falk

Tja

wenn ich das wüsste. Die frage stell ich mir seit Stunden selbst.
Ich hab das auf 2 PCs gemacht - jedes mal bei Null angefangen und beide 
male das gleiche Problem.
So langsam könnt ich echt verzweifeln.
Tobi

Autor: Tobi A. (Gast)
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Hi

es scheint als würde da schon was beim VHDL model schiefgehen.

//////////////////////////////////////////////////////////////////////// 
///
`timescale 1ns / 1ps

module FTRSE_MXILINX_ownshem(C,
                             CE,
                             R,
                             S,
                             T,
                             Q);

    input C;
    input CE;
    input R;
    input S;
    input T;
   output Q;

   wire CE_S;
   wire D_S;
   wire TQ;

   XOR2 I_36_32 (.I0(T),
                 .I1(Q),
                 .O(TQ));
   FDRE I_36_35 (.C(C),
                 .CE(CE_S),
                 .D(D_S),
                 .R(R),
                 .Q(Q));
   // synthesis attribute RLOC of I_36_35 is "X0Y0"
   defparam I_36_35.INIT = 1'b0;
   OR2 I_36_73 (.I0(S),
                .I1(TQ),
                .O(D_S));
   OR2 I_36_77 (.I0(CE),
                .I1(S),
                .O(CE_S));
endmodule
`timescale 1ns / 1ps

module CB2RE_MXILINX_ownshem(C,
                             CE,
                             R,
                             CEO,
                             Q0,
                             Q1,
                             TC);

    input C;
    input CE;
    input R;
   output CEO;
   output Q0;
   output Q1;
   output TC;

   wire XLXN_1;
   wire XLXN_2;

   FTRSE_MXILINX_ownshem I_Q0 (.C(C),
                               .CE(CE),
                               .R(R),
                               .S(XLXN_2),
                               .T(XLXN_1),
                               .Q(Q0));
   // synthesis attribute HU_SET of I_Q0 is "I_Q0_0"
   FTRSE_MXILINX_ownshem I_Q1 (.C(C),
                               .CE(CE),
                               .R(R),
                               .S(XLXN_2),
                               .T(Q0),
                               .Q(Q1));
   // synthesis attribute HU_SET of I_Q1 is "I_Q1_1"
   AND2 I_36_37 (.I0(Q1),
                 .I1(Q0),
                 .O(TC));
   VCC I_36_47 (.P(XLXN_1));
   GND I_36_54 (.G(XLXN_2));
   AND2 I_36_55 (.I0(CE),
                 .I1(TC),
                 .O(CEO));
endmodule
`timescale 1ns / 1ps

module ownshem(in1,
               in2,
               out1,
               out2,
               useless1,
               useless2,
               useless3);

    input in1;
    input in2;
   output out1;
   output out2;
   output useless1;
   output useless2;
   output useless3;

   wire gnd1;
   wire vcc1;

   AND2 XLXI_1 (.I0(in2),
                .I1(in1),
                .O(out1));
   CB2RE_MXILINX_ownshem XLXI_2 (.C(out1),
                                 .CE(vcc1),
                                 .R(gnd1),
                                 .CEO(useless2),
                                 .Q0(out2),
                                 .Q1(useless1),
                                 .TC(useless3));
   // synthesis attribute HU_SET of XLXI_2 is "XLXI_2_2"
   VCC XLXI_3 (.P(vcc1));
   GND XLXI_4 (.G(gnd1));
endmodule


Ideen?
 Tobi

Autor: Falk Brunner (falk)
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@  Tobi A. (Gast)

>es scheint als würde da schon was beim VHDL model schiefgehen.

Das ist eher Verilog. ;-) Aber egal. Aber da stimmt alles. Das letzte 
Modul ist deins. Allerdings wird das scheinbar nicht als Toplevel 
genutzt.
Hast du auch im Projektnavigator die richtige Ebene angeclickt, bevor du 
PACE gestartet hast?

MFG
Falk

Autor: Tobi A. (Gast)
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Hi

ich hab "ownshem.sch" angeklicht was mein schematic ist.
Aber ich habe PACE nicht explizit gestartet sondern unter
Processes - User Constraingths - Assing Package pins
rumgespielt.

Muss ich da vorher was synthethisieren oder so?

Tobi

Autor: Falk Brunner (falk)
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@ Tobi A. (Gast)

>Muss ich da vorher was synthethisieren oder so?

Nein.

Mfg
Falk

Autor: Tobi A. (Gast)
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Falk

kannst Du mal bitte versuchen das so nachzuvollziehen bei dir auf dem 
PC? Nur wenn es nicht zu viel Arbeit ist. Weil so langsam weiss ich echt 
nicht mehr weiter.

Ein Ansatz noch - ich hatte vorher nur das AND Gate und das auch in den 
FPGA gebruzzelt. Das sch file hab ich danach zu dem was es jetzt ist 
modifiziert. Könnte das ein Problem machen? Wenn ich das UCF file mit 
PACE öffne sehe ich die ganzen Signale jedoch kann ich sie weder 
anclicken noch sehe ich die komischen signale die ich bekomme wenn ich 
das PIN assignment in "Processes" mache.

Tobi

Autor: Erwin (Gast)
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Ist denn der/die/das .ngd vorhanden?

Autor: Tobi A. (Gast)
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Hallo Erwin

ja eine ownschem.ngd datei existiert.

Tobi

Autor: Tobi A. (Gast)
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Habe grad festgestellt das es keinen unterschied macht ob ich eine 
existierende datei (nur AND - Gate) modifiziere oder ob ich ein neues 
Projekt anlege und dann gleich alles "richtig" mache - der Fehler bleibt 
der gleiche.

Autor: Falk Brunner (falk)
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Ich kann das nicht testen, ich hab nur 6.3

MfG
Falk

Autor: Tobi A. (Gast)
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Hi Falk

trotzdem danke.
Werde mal ne email an den Xilin support schreiben und gucken was dabei 
rumkommt.

Tobi

Autor: Tobi A. (Gast)
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Hi

scheint so als würde ISE es einfach nicht machen.
Es lässt sich aber damit regeln das UCF file mit hand zu schreiben.
Lästig aber wenn das der einzige Weg ist.

Danke an alle fürs Lesen und für die Vorschläge

Tobi

Autor: Gast (Gast)
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Hallo at all,

sorry das ich den Tread wieder aufgreife, habe aber genau das gleiche 
Problem mit ISE 9.2. Gibts da jetzt ne Lösung für ???
Scheint was total simples zu sein, komm aber nicht dahinter.

Danke schonmal.

Gruß

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