Servus, hat eine Anweisung wie: signal x: std_logic := '0'; eigentlich auch in der Synthese den Effekt, dass der Anfangszustand des Signals definiert ist oder gilt das nur für die Simulation? Ist es generell empfehlenswert sowas wie einen globalen reset vorzusehen, der alle Signale auf einen definierten Wert setzt?
Siehe Reset für FPGA/CPLD. Bei Xilinx setzt das den Anfangszustand eines Flip-Flops und wird auch statt einem globalen Reset empfohlen.
Alles klar, danke!
Gast
#767740
<Siehe Reset für FPGA/CPLD. Bei Xilinx setzt das den Anfangszustand <eines Flip-Flops und wird auch statt einem globalen Reset empfohlen. Xilinx enpfiehlts und deren synthesetool xst packt das auch, andere tools z.b. synplicity packen das nach meinen erfahrungsstand nicht. Da wird die VHDL Zuweisung schlicht ignoriert und der FPGA hat dann wohl standardmäßig ne null geladen. Wie es bei FSM aussieht (powerUp- state) ist mir unbekannt.
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