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Forum: FPGA, VHDL & Co. Initialisierung von Signalen


Autor: Philip Kirchhoff (plip)
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Servus,

hat eine Anweisung wie:

signal x: std_logic := '0';

eigentlich auch in der Synthese den Effekt, dass der Anfangszustand des 
Signals definiert ist oder gilt das nur für die Simulation?

Ist es generell empfehlenswert sowas wie einen globalen reset 
vorzusehen, der alle Signale auf einen definierten Wert setzt?

Autor: Andreas Schwarz (andreas) (Admin) Benutzerseite Flattr this
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Siehe Reset für FPGA/CPLD. Bei Xilinx setzt das den Anfangszustand 
eines Flip-Flops und wird auch statt einem globalen Reset empfohlen.

Autor: Philip Kirchhoff (plip)
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Alles klar, danke!

Autor: Besenschwinger (Gast)
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<Siehe Reset für FPGA/CPLD. Bei Xilinx setzt das den Anfangszustand
<eines Flip-Flops und wird auch statt einem globalen Reset empfohlen.

Xilinx enpfiehlts und deren synthesetool xst packt das auch, andere 
tools
z.b. synplicity packen das nach meinen erfahrungsstand nicht. Da wird 
die VHDL Zuweisung schlicht ignoriert und der FPGA hat dann wohl 
standardmäßig ne null geladen. Wie es bei FSM aussieht (powerUp- state) 
ist mir unbekannt.

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