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Forum: FPGA, VHDL & Co. Xilinx Spartan IIE Clock


Autor: Torben (Gast)
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Moin Leute,

ich hab eine kleine aber nicht desto trotz wichtige Frage.
Wie realisiere ich oder besser wie schließe ich eine zweite Clock an 
mein VHDL Design an?
Ich benutze ein Xilinx  Spartan IIE (XC2S300-E-6) welches auf ein TEWS 
Board befestigt ist.
Auf der Homepage von Xilinx konnte ich leider keinen Beispielcode dazu 
finden, was mich etwas verwundert da es bestimmt nicht selten ist, dass 
jemand den zweiten Clock (halbe Periodendauer) verwenden möchte.
Ich hoff ihr könnt mir weiterhelfen.

Torben

Autor: Matthias (Gast)
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Programmier dir doch eine eigene Clock, mach ich zumindest immer so.

Erstell ein Modul CLK_VT (Vorteiler), als Input hast du CLK, als output 
MY_CLK.

dann bastelst du dir einen Zähler j, lässt den zB im CLK-Takt auf 1000 
hochzählen und toggelst dann MY_CLK.

mit entsprechendem j kannst du so ganz easy deine eigene CLK bauen

Autor: Torben (Gast)
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@ Matthias
1) MyClk sollte aber halb so schnell laufen wie die angelegte Clk, somit 
ist es eher schwierig hier zu zählen ;)

2) Der Baustein bringt schon eine intrigierte zweite Clk mit, warum 
sollte man denn das Rad das zweite mal Erfinden? ^^ Sieht auch besser 
aus, wenn man die Features benutz, welche der Baustein bereits 
mitbringt.

Autor: Falk Brunner (falk)
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@ Torben (Gast)

>1) MyClk sollte aber halb so schnell laufen wie die angelegte Clk, somit
>ist es eher schwierig hier zu zählen ;)

???
Ein Toggle-FlipFlop ist alles was man braucht. Das Signal wird dann als 
Clock Enable verwendet. Siehe

Taktung FPGA/CPLD

>2) Der Baustein bringt schon eine intrigierte zweite Clk mit, warum

AHHHHH. Und bitte mal ein halbwegs gescheites Deutsch verwenden. Es ist 
ein Takt, keine Clk, Clock oder sonstwelches Denglisch!

>sollte man denn das Rad das zweite mal Erfinden? ^^ Sieht auch besser
>aus, wenn man die Features benutz, welche der Baustein bereits
>mitbringt.

Und Anfänger sollten tunlichst die Finger von Design mit mehreren 
unabhängigen Takten lassen. Wenn du einige Blöcke langsamer laufen 
lassen willst, nimm Clock Enable.

MFG
Falk

Autor: Matthias (Gast)
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halb so schnell? Komisch definiert, das.

Bei einem Takt von 50 MHz bedeutet "halb so schnell" 25 MHz, was 
wiederrum mit einem Vorteiler easy zu machen ist.

Willst du einen doppelt so schnellen Tankt haben, also 100 MHz, DANN geb 
ich dir recht.

Autor: Torben (Gast)
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@  Falk Brunner (falk)
Mmm, wenn ich das jetzt richtig verstanden habe, macht ein 
Toggle-FlipFlop nichts weiter lass, dass es einen Taktimpuls der von 
außen kommt bis zu einem gewiesen Wert hochzählt und somit eine 
künstliche Verringerung des Taktimpulses erzeugt.
Wenn das so ist, ist es für meinen Fall gänzlich unbrauchbar, da ich mit 
einer vorgegebenen Taktimpuls nach draußen (Eingänge, Ausgänge) 
kommuniziere. Nur die interne Verarbeitung der Signale muss schneller 
von statten gehen und deshalb benötige ich einen zweiten Taktimpuls.

PS: Ich hoffe ich hab jetzt alle englischen Wörter ins Deutsche 
Übersetzt.


@  Matthias (Gast)
>Willst du einen doppelt so schnellen Tankt haben, also 100 MHz, DANN geb
>ich dir recht.

Genau das wollte ich sagen, blöd ausgedrückt von mir ich weiß. sry

Autor: Falk Brunner (falk)
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Einen Takt kann man mit einer DLL verdoppeln. Siehe Datenblatt. Dazu 
gibt es auch ein Application Note mit fertigem VHDL-Quelltext.

MFg
Falk

Autor: Torben (Gast)
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@ Falk Brunner (falk)
>Einen Takt kann man mit einer DLL verdoppeln. Siehe Datenblatt. Dazu
>gibt es auch ein Application Note mit fertigem VHDL-Quelltext.

Genau :-) bloß diesen besch* Quelltext finde ich nicht^^

Autor: Falk Brunner (falk)
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Autor: Torben (Gast)
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Danke, irgendwie hab ich es nicht finden können.

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