vhdl: std_logic_vector in Dezimalzahl umwandeln

Gast #773095
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Für einen Vektor, der als vorzeichenlose Zahl interpretiert wird, signed 
im Gegensatz wird als vorzeichenbehaftete Zahl interpretiert. Es sind 
trotzdem noch Vektoren, deshalb nur der Cast unsigned(Vektor). Für die 
Umwandlung in integer muss richtig umgewandelt werden mit 
to_unsigned(...).
Gast #794759
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Hi ihr,

mich würde die andere Richtung interessieren:

Wie mach ich aus nem Integer nen std_logic_vector?
Genaugenommen hab ich ne variable integer range 0 to 255 und will den 
Wert in einen std_logic_vector(7 downto 0) haben.


MfG

Hosche
Moderator (Firma: Titel) Persönliche Seite #1062871
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@ Ranjet Kuruvilla (Gast)
> wie ich einen 11Bit Vecor in einen 19Bit umwandle?
Oder arithmetisch korrekt:
1
use ieee.numeric_std.all;
2
dezimal <= std_logic_vector(to_unsigned(to_integer(unsigned(Vektor)),dezimal'length));
3
dezimal <= std_logic_vector(to_signed(to_integer(signed(Vektor)),dezimal'length));
Na, das hat was... ;-)


Wozu so einen Zombie-Fred wieder aufheizen? Wer dir hier antworten will, 
muß erst noch das ganze alte Zeug durchlesen. Das ist meist sinnlos.
Gast #1063481
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Ich hab mir mal erlaubt eine Reference Card anzuhängen :)
Dort sind alle vordefinierten Datentypen und Konvertierungsfunktionen 
paketspezifisch aufgelistet. So spart man sich das ewige Gesuche!

Schönen Sonntagnachmittag
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