PhysDesignRules:372 (CE pin)

Hallo FPGA Gemeinde,
was mich dringend interessieren würde, und wonach ich schon seit Wochen 
google quäle ist diese Warnmeldung, die ich vom FPGA Designertool ISE 
9.1 reinbekomme:

PhysDesignRules:372 - Gated clock. Clock net DinCounter3/sislCp is 
sourced by a combinatorial pin. This is not good design practice. Use 
the CE pin to control the loading of data into the flip-flop.

Es handelt sich dabei um mein Count Puls Signal (sislCp) dieser wird zur 
'1', wenn mein Counter um eins höher oder kleiner wird. Meine Frage an 
dieser Stelle wäre jetzt was diese CE pin ist, das ich verweden soll?