PPI Blackfine 537

Hallo ,

ich habe folgendes Problem.Ich empfange über die PPI Schnittstelle mit 
50 MHz 16 bit ohne Frame von einem FPGA (Altera Cyclon3 IO CMOS 3.3 V). 
Über DMA werden die Daten ins RAM geschrieben und über einen TIMER (PWM) 
werden die Takte vom PPI-Clock gezählt und danach ausgewertet. Ich habe 
jetzt das Problem das der High Pegel vom FPGA am PORT G (7 bis 15) auf 
ca. 0.5V runter gezogen wird. die ersten acht Bit (Port G 0 bis 7) 
funktionieren einwandfrei. Ich habe das PPI- Controll -Register auf 16 
Bit gesetzt auch das Funktion Enable Register habe ich auch 
entsprechend gesetzt:
*pPORT_MUX =0x0000;
ssync();
*pPORTG_FER = 0xFFFF;  // Funktion Enable Register (Datenleitung 0 bis 
15)
ssync();
*pPORTF_FER |= 0x8000; // Funktion Enable Register  (PPI Clock )


Ich sitzt jetzt schon zwei Tage davor und weiß nicht was ich falsch 
mache.

Stefan G.