Code für Synthese ausblenden

[Philip K. (plip)]

Ich hab mal irgendwo gelesen, dass es eine Möglichkeit gibt Passagen im 
VHDL-Code so zu markieren, daß sie nur für die Simulation berücksichtigt 
werden (Ähnlich wie bedingte Compilierung in C mit #ifdef).
Leider find ich das nicht wieder.
Kenn jemand die entsprechende Anweisung?

[Johannes G. (hansimglyck)]

http://www.verificationguild.org/modules.php?name=Forums&file=viewtopic&t=466

hth

[Philip K. (plip)]

Danke!

hth?

[Johannes G. (hansimglyck)]

hth = Hope This Helps ;)

[Gabriel W. (gagosoft)]

Gibts denn auch ein Statement für simulation_off??

Währe in machen Designs echt guuut zu gebrauchen.
In der Synthese will ich BlockRam verwenden, in der Simulation sind mir 
diese echt zu langsam.
Kennt jemand ein Statement, das ModelSim zum wegsehen veranlasst?

[Rick Dangerus (Gast)]

Eventuell kannst Du sowas wie

if simulation=1 then generate
 ...
end generate;

verwenden.

Rick

[Zuschauer (Gast)]

Dafür gibt es "Configurations"! Damit kannst du eine andere (z.B. 
schnellere) Architekture einbinden.

Gruß GS

[Rick Dangerus (Gast)]

Nur das m.E. die configurations in Xilinx ISE nicht wirklich brauchbar 
sind, leider :-(

Rick

[Matthias K. (kruessi80)]

Habe gerade das gleiche Problem. Mit der "txt_util.vhd" (see google ;-))
die ich für das Debugging benötige und beim Synthesieren
Probleme bereitet.

Ich verwende vorerst zwei Files mit identischen Funktionen
in unterschiedlichen Verzeichnissen.

"..\ip\sim\txt_util.vhd" für Simulation
"..\ip\syn\txt_util.vhd" für Synthese

Die print()-Funktionen sind nur für Simulation von Nöten
und sind inhaltlich im Synthese-Verzeichnis leer.

Hat jemand noch eine genialere Idee?

Cheers