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Forum: Mikrocontroller und Digitale Elektronik Digitale Eingänge von Logic Analyzer


Autor: FPGA-lernender (Gast)
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Hi

Wisst ihr eigentlich wie die digitalen Eingänge von Logic-Anayer 
aufgebaut sein sollten?

Zur Diskussion nehmen wir mal an man möchte Signale mit einer Frequenz 
von 200MHz und einer Amplitude von 50V noch messen können.

Ich könnte mir folgende Anforderungen vorstellen
1.) die Eingänge sollten kurzschlusssicher sein
2.) Über- und Unterspannugsgeschut
3.) einen hohen Eingangswiderstand
4.) Filter zum Filtern von höherfrequenten Signalen
5.) Layouting?? grosse Masseflächen

Auslegung:
RV und C bilden ein Filter
S.w muss mand die parasitäre Kapazität der Dioden berücksichtigen.

- RV begrenzt den Eingangsstrom (Kurzschlusssicherheit)

-D1 und D2 schützen vor Über- und Unterspannung, Schottkey-Dioden wären 
hier s.w.passend.

- IC1 erzeugt ein "schönes" Rechtecksignal, evtl. kann man hier auch die 
Pegelanpassung zur Verarbeitungslogik vornehmen.

Was meint ihr dazu, was fehlt, was ist falsch, was ist schlecht, was ist 
gut:)?

Beste Grüsse

FPGA-lernender

Autor: Olaf (Gast)
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> 1.) die Eingänge sollten kurzschlusssicher sein

Eingaenge sind immer Kurzschlussfest.

Du willst 200MHz messen? Also 400Ms mindestens? Nun Tektronix verwendet
bereits bei 100Ms differienzielle ECL Uebertragung. Darueber solltest
du auch mal als allererstes nachdenken. Ich hab das mal mit Tranistoren
nachgebaut weil alles andere zu exotisch, teuer oder langsam war.

> 2.) Über- und Unterspannugsgeschut
> 3.) einen hohen Eingangswiderstand

DA wuerde ich weiter keinen Gedanken dran verschwenden. Das wird zu
kompliziert bei diesen Frequenzen, ausserdem scheint mir ein 
regelkonformer
Fan-In wichtiger.

> 4.) Filter zum Filtern von höherfrequenten Signalen

Warum?

> Was meint ihr dazu, was fehlt, was ist falsch, was ist schlecht, was ist
> gut:)?

Ich meine du bastelst dir so einen merkwuerdigen Tiefpass der an 
irgendeiner krummen Stelle wieder vom Schmittriger in ein Rechteck
umgesetzt wird.
Glaubst das dann das Timing deiner Signale untereinander noch stimmt?
Ich nicht....

Wichtiger waere es schon das du die Hi-Lo Schwelle fuer 3.3V und 5V
logic anpassen kannst.

Und natuerlich ist das Layout in diesem Frequenzbereich besonders 
kritisch. Genauso wie Steckverbinder und Qualitaet der Kabel.

Olaf

p.s: Es gibt Gruende warum die Preise der PODs fuer Profigeraete so
atemberaubend sind .-)

Autor: Falk Brunner (falk)
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@ FPGA-lernender (Gast)

>Wisst ihr eigentlich wie die digitalen Eingänge von Logic-Anayer
>aufgebaut sein sollten?

>Zur Diskussion nehmen wir mal an man möchte Signale mit einer Frequenz
>von 200MHz und einer Amplitude von 50V noch messen können.

Welche Logik arbeitet mit 50V bei 200MHz?

>1.) die Eingänge sollten kurzschlusssicher sein

Sind sie immer ;-)

>2.) Über- und Unterspannugsgeschut

Machen die internen Schutzdioden.

>3.) einen hohen Eingangswiderstand

Ist CMOS

>4.) Filter zum Filtern von höherfrequenten Signalen

Wird bei Logic Analyzers selten gemacht.

>5.) Layouting?? grosse Masseflächen

So einfach isses nicht.

>- RV begrenzt den Eingangsstrom (Kurzschlusssicherheit)

Und macht den tiefpass langsam wie Sau.

>Was meint ihr dazu, was fehlt, was ist falsch, was ist schlecht, was ist
>gut:)?

Alles recht akademisch.

Nimm einen Schmitt-trigger mit viel Bandbreite und gut. VHC, LVC etc.

MFG
Falk

Autor: Bensch (Gast)
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So könnte die Eingangsschaltung für einen Schön-Wetter-Analyzer 
aussehen. Nur saubere Signale- die hässlichen Spikes und Glitches, die 
uns nur Ärger machen, blenden wir lieber gleich mit einem dicken Filter 
aus......

Naja, für Controller-Ports und serielle Schnittstellen wird's reichen.

Autor: FPGA-lernender (Gast)
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Hallo Olaf

Vielen Dank für Deine Infos!

Eigentlich möchte ich mir kein solches Gerät bauen, weil dieses Problem 
bereits ausreichend gelöst wurde:) Interessant ist es aber trotzdem zu 
wissen, was zu beachten ist wenn man Geräte baut die ähnliches können 
sollten.

Wenn ich dich richtig verstehe, dann würdest du den Kondensator weg 
lassen. Wie steht es aber mit dem anderen Teil aus?


Beste Grüsse

FPGA-Lernender

Autor: FPGA-lernender (Gast)
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@besch: Und wie sieht so ein Filter bitte aus?

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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Als Ergänzung:

als Eingangsschaltung kann ein ECL-Leitungsempfänger xxx116 benutzt 
werden, an dessen invertierenden Eingang dann die Referenzspannung für 
den
Umschaltpunkt gelegt wird (vom DAC). Da der Gleichtakteingangsspannung 
nicht sonderlich hoch ist, muß ein (recht niederohmiger) Spannungsteiler 
davor.
Bei geringeringer Abtastraten tut es evtl auch ein schneller Komparator 
(ist aber meist teurer als ein Leitungsempfänger).
Eingangsschutzdioden - wenn man sie verwenden will - müssen zur 
Kapazitätsverringerung vorgespannt werden.

Wenn das Signal weiterverarbeitet werden soll z.B. durch einen FPGA, muß 
daß Signal mit entsprechender Pegelwandlung an die differentiellen 
LVDS-Eingänge des FPGA geführt werden.

Leiterplatte: unter vier Lagen sollte man hier keine Versuche 
unternehmen.

Das wollte ich alles gestern schon schreiben, aber ich befürchtete, daß 
mir
Falk zuvorkommt. :-)

Autor: Stefan Salewski (Gast)
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Bernd Gansert (berndg) schrieb am 22.02.2008 um 10:28 Uhr:

>Als Ergänzung:

>als Eingangsschaltung kann ein ECL-Leitungsempfänger xxx116 benutzt
>werden, an dessen invertierenden Eingang dann die Referenzspannung für
>den Umschaltpunkt gelegt wird (vom DAC).

Das ist eine interessante Idee -- ich hätte bei gewünschter 
einstellbarer Umschaltschwelle nur an einen Komparator gedacht.

Ab und zu kann man hier doch noch etwas lernen ;-)

Autor: FPGA-lernender (Gast)
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Hallo Bernd

Danke für Eure Tipps.


@Bernd: Das klingt ja recht aufwändig. Du schreibst von xxx116 
Leitungsempfänger. Kannst du mir bitte ein konkretest Beispiel eines 
solchen Bauteiles nennen.

@DAC: Verstehe ich richtig, du würdest für jeden Eingangskanal einen DAC 
verwenden.

Und am Eingang wird ein Spannungsteiler vorgeschaltet. Welche Aufgabe 
hat dieser dann bitte? Die 50V herunter zu teilen?

Vorgespannte Dioden?? Mir ist klar, dass Dioden eine parasitäre Kapaziät 
haben, welche eine Tiefpasswirkung ergeben. Muss man hier einen Trick 
anwenden?

@Falk: Du würdest demnach nur einen Schmitt-Trigger einsetzen. Und wie 
hanelt man bitte die hohen Spannungen?

Viele Grüsse

FPGA-Lernender

Autor: Falk Brunner (falk)
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@ FPGA-lernender (Gast)

>@DAC: Verstehe ich richtig, du würdest für jeden Eingangskanal einen DAC
>verwenden.

Nur einen DAC, um für ALLE Kanäle gleichzeitig die Schaltschwelle 
festzulegen.

>Und am Eingang wird ein Spannungsteiler vorgeschaltet. Welche Aufgabe
>hat dieser dann bitte? Die 50V herunter zu teilen?

Vergiss die 50V, das ist barer Unsinn. Selbst 5V sind heutzutage schin 
fast Hochspannung.

>@Falk: Du würdest demnach nur einen Schmitt-Trigger einsetzen. Und wie
>hanelt man bitte die hohen Spannungen?

Gar nicht. Es gibt keine Logik mit 50V, erst recht nicht mit 200 MHz. 
Woher hast du die Schnapsidee?

MFG
Falk

Autor: FPGA-lernender (Gast)
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Hallo Falk


Vielen Dank für Deine Tipps. Ich habe auch nicht daran gedacht 
Frequenzen von 200MHz bei einer Amplitude von 50V zu messen. Vielmehr 
habe ich an Universalität in der Anwendung und Robustheit gedacht.

Ja, vielleicht sollte man hier an die 80-20-Regel denken und für Fälle 
mit höheren Spannungen Probes mit vorgeschaltetem Spannungsteiler 
verwenden.


Nach meinem Verständnis würde eine sinnvolle Lösung für n Kanäle nun 
folgendermassen aussehen:

Schaltungsdesign:
1.) pro Kanal einen schnellen Komparator oder ECL-Leistungsempfänger
2.) einen DAC für alle Eingangskanäle zum Einstellen der Schaltschwelle
3.) Stecker mit möglichst geringem Übergangswiderstand
4.) Pegelwanderl zur Anpassung auf geringere Eingangsspannung z.B. zu 
einem FPGA
5.) Vorwiderstände und Kondensatoren sowie Dioden sind nicht 
erforderlich bzw. eher kontraproduktiv

Leiterplattendesign:
6.) 4-Lagen-Layout mit einem Layer als Massefläche, eine für die 
Spannungsversorgung, 2 Lagen für weitere Signale
7.) möglichst kurze, breite Leiterbahnen mit evtl. runden Ecken, 
Leiterbahnabstände möglichst gross.


Wie sieht es mit negativen Spannungen aus? Dem Komparator macht es 
meiner Ansicht ja nichts aus und wenn er selbst auf Masse liegt, dann 
dürften negative Spannungen auch kein Problem sein...
darstellen.

@Bensch: Du hast von der Notwendigkeit eines Filters zum Filtern von 
Glitches und Spikes gesprochen. An was für ein Filter (Stichwort) hast 
du hier bitte gedacht?


Freundliche Grüsse

FPGA-Lernender

Autor: 6639 (Gast)
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Zum Eingangswiderstand. Je schneller die Logik, desto schneller muss man 
sich von hochohmig loesen. Die Leitungsempfenger sind die MC100EP16, 
oder aehnlich. Bei 200MHz ist auch nichts mehr mit Draehten. Da gibt's 
eigentlich nur noch 50 Ohm, von einem Tastkopf weg. Man wuerde einen 
kleinen Eingangsversterker vor einem Leitungsempfaenger einsetzen.

Autor: Bensch (Gast)
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Wer lesen kann, ist klar im Vorteil...

Also lies meinen Kommentar noch mal, vielleicht kommst du drauf.

Autor: FPGA-lernender (Gast)
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@6639: Danke für die Infos, das klingt sehr interessant.

@Besch, falls du mich meinst. Kommentare kann man auch etwas 
freundlicher und konstruktiv anbringen.

Freundliche Grüsse

FPGA-Lernender

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