von Verilog nach VHDL.

[neuling (Gast)]

Da ich mich mit Verilog nicht auskenne,
habe ein Problem um diese Zeile nach VHDL umzusetzen:

assign iLeft = beeper + A_8910 + {1'b0, B_8910[7:1]};

Bitte um Hilfe!

[Dirk (Gast)]

ileft <=  beeper + A_8910 + '0' + B_8910(7 downto 1);

Sieht aus wie der Spectrum 128 Code für das DE1 Board.

[Dirk (Gast)]

Muß natürlich so aussehen.

ileft <=  beeper & A_8910 & '0' & B_8910(7 downto 1);

[neuling (Gast)]

Ja, das ist Spectrum 128 :)

und zwar,
ileft  (9 downto 0)
A_8910 (7 downto 0)
B_8910 (7 downto 0)
Dass heisst, A und B werden summiert und ergeben zusammen ein vector (8 
downto 0) + beeper.... zusammen (9 downto 0)
Wenn ich so mache: A_8910 & '0' & B_8910(7 downto 1);
dass ergibt schon ein Vector (15 downto 0)...

[Dirk (Gast)]

Das hat ein Verilog nach VHDL Konverter daraus gemacht:

iLeft <= "00" & beeper + A_8910 + '0' & B_8910(7 DOWNTO 1) ;

[neuling (Gast)]

Danke schön!!!

Wie heisst diese Konverter???
Kann man ihn kostenlos runterladen???

[Dirk (Gast)]

http://www.x-tekcorp.com/xhdl.php

[neuling (Gast)]

Danke danke!!!
Habe mich gerade regestriert und das Tool runtergeladen :)
Wie ich verstanden habe, dies ist keine Vollversion.
Welche einschränkungen gibt's??? (mein Englisch ist total schlecht)

[Dirk (Gast)]

Der Quelltext darf nur eine bestimmte Anzahl Zeilen haben.
Mit der Demoversion kannst Du nur kleine Module umwandeln.

[der andere gast (Gast)]

verilog ist gar nicht so schwer
besonders nicht wenn man c und vhdl kennt
in 2 tagen sollte erlernbar sein

grüsse