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Forum: FPGA, VHDL & Co. "Clock seems not fully compensated"


Autor: rucki (Gast)
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Das wirft mir Quartus raus. Ich vestehe aber nicht, was ich jetzt genau 
machen muss. Die PLL, um die es geht, ist genz "normal" angeschlossen, 
wie es der Wizzard als default hat. Wo ist das Problem? Muss ich was 
constrainen oder ist eine bestimmte Designproblematik die Ursache ?

Autor: ----- (Gast)
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Qaurts beinhaltet eine sehr gute Hilfe, einfach auf die Fehlermeldung 
klicken und F1 drücken.

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