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Forum: FPGA, VHDL & Co. Kleine Änderung und mein Design läuft nicht mehr :(


Autor: neuling (Gast)
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Guten Tag!!!

Ich habe ein Problem...
Mein Projekt ist ein ZX-Spectrum 128 Nachbau im FPGA.
Sowait funzt schon alles. Jetzt schreibe ich Softcore für AY-3-8910.
Leuft auch gut :) Aber linear. Jetzt habe ich Wavetable hinzugefügt und
mein Design lässt sich ohne Fehler synthesieren, aber läuft einfach 
nicht mehr.
also, so ist es früher gewesen:
A <= (("0000" & Volume_A(3 downto 0)) * "00001000") when 
   (Osc_A = '1' and Enable(0) = '0') or (Period_N_Out = '1' and Enable(3) = '0') else "00000000";
jetzt sieht's so aus:
process(CLK)
begin
  if rising_edge(CLK) then
    case Mix_A is
      when "0000" => SOUND_A <= "00000000";
      when "0001" => SOUND_A <= "00000001";
      when "0010" => SOUND_A <= "00000010";
      when "0011" => SOUND_A <= "00000011";
      when "0100" => SOUND_A <= "00000100";
      when "0101" => SOUND_A <= "00000101";
      when "0110" => SOUND_A <= "00000110";
      when "0111" => SOUND_A <= "00001000";
      when "1000" => SOUND_A <= "00001011";
      when "1001" => SOUND_A <= "00010000";
      when "1010" => SOUND_A <= "00010110";
      when "1011" => SOUND_A <= "00100000";
      when "1100" => SOUND_A <= "00101101";
      when "1101" => SOUND_A <= "00111111";
      when "1110" => SOUND_A <= "01011010";
      when "1111" => SOUND_A <= "01111111";
      when others => null;
    end case;
  end if;
end process;

Mix_A <= Volume_A(3 downto 0);

A <= SOUND_A when (Osc_A = '1' and Enable(0) = '0') or (Period_N_Out = '1' and Enable(3) = '0') else "00000000";

Verstehe ich einfach nichts :(
Wenn da ein Fehler ist, soll ich normalerweise kein/falscher Sound oder 
Fehlermeldung beim synthesieren kriegen.
Ist es aber nicht so.

p.S. mein Design ist zurzeit eine Mischung aus 
Synchron/Asynchron-Modulen.
Kann es daran liegen???

Autor: guest (Gast)
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"p.S. mein Design ist zurzeit eine Mischung aus
Synchron/Asynchron-Modulen.
Kann es daran liegen???"

das kann dir so pauschal niemand sagen...

Autor: neuling (Gast)
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Habe im ISE => Project => Design Goals & Strategies
von "Ballaced" auf "Minimum Runtime" umgestellt. Jetzt läuft es.
Nur, es ist mir unklar WARUM?

Autor: Gast (Gast)
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Irgendwo ein Timingproblem


Hast du alle asynchronen Signale mit 3 Flipflops synchronisiert?

Autor: neuling (Gast)
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Was bedeutet "alle asynchronen Signale mit 3 Flipflops synchronisieren" 
???

Autor: Heinrich H. (Firma: Ich.AG) (hhanff)
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Hallo!

Das hier müßte der passende Artikel sein:
http://www.mikrocontroller.net/articles/VHDL_Flank...

Gruß,

hh

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