Dual-Port RAMs with synchronous Read

Zielarchitektur ist ein Virtex II FPGA XC2V1000

Die RAM-Blöcke habe ich folgendermaßen implementiert:
--
-- Dual-Port Block RAM with Different Clocks
--
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ram is
port (clka : in std_logic;
clkb : in std_logic;
wea : in std_logic;
addra : in std_logic_vector(8 downto 0);
addrb : in std_logic_vector(8 downto 0);
dia : in std_logic_vector(31 downto 0);
doa : out std_logic_vector(31 downto 0);
dob : out std_logic_vector(31 downto 0));
end ram;
architecture syn of ram is
type ram_type is array (511 downto 0) of std_logic_vector (15 downto
0);
signal RAM : ram_type;
signal read_addra : std_logic_vector(8 downto 0);
signal read_addrb : std_logic_vector(8 downto 0);
begin
process (clka)
begin
if (clka'event and clka = '1') then
if (wea = '1') then
RAM(conv_integer(addra)) <= dia;
end if;
read_addra <= addra;
end if;
end process;
process (clkb)
begin
if (clkb'event and clkb = '1') then
read_addrb <= addrb;
end if;
end process;
doa <= RAM(conv_integer(read_addra));
dob <= RAM(conv_integer(read_addrb));
end syn;

Das ist ein Beispiel für die Implementierung eines DUAl-Port RAMs von 
Xilinx. Viele Alternativen gibt es nicht, sonst wird die Beschreibung 
nicht als BLOCK RAM implementiert.

Das Abspeichern funktioniert!!! Ich wollte nur mal von euch wissen ob es 
möglich ist, dass die Phasenbeziehung zwischen den Takten (clka und clkb 
haben die gleiche Frequenz aber unterschiedliche externe Quellen) die 
Arbitrierung beeinflusst:

Probier es doch mal, die Ausgaenge zu registrieren.
Verstehe nicht was Du damit meinst!

Danke!

werde es mal versuchen...

ich glaube das ISE mir dan daraus Distributed RAM macht und ich über 
200% an Ressourcen verbrauche.....

>>Probier es doch mal, die Ausgaenge zu registrieren. Ich glaube aber
>>eher, dass das Problem an irgendeinem anderen unsauberen Uebergang
>>zwischen beiden Domaenen ist.

Wozu sollte man die Ausgänge registrieren? Meiner Meinung nach unnötig. 
Außerdem sollte ein gleichzeitiger Zugriff auf d-bram zu keinen 
Problemen führen.

Hängen bei dir die Phasen unmittelbar voneinander ab?