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Lateiner mit FPGA-Latein am Ende
Gast
#829999
Was macht dieser Code (falsch) ?
Ich möchte, daß mit steigender und fallender Flanke jeweils eines der beiden Signale weitergegeben wird. Signal1 ist vor einem Flip Flop und Signal2 nach dem Flipflop, das umgekehrt nach diesem Schema angesteuert wird. So möchte ich sicherstellen, daß immer nur ein stabiles Sigal weitergeschaltet wird. (der clk "weis") wann das Signal stabil ist. In FPGAs gibt es in der Regel keine FF, die auf zwei unterschiedliche Flanken reagieren koennen. Ich weiss auch nicht, was du mit dieser Konstruktion bezwecken willst? Genau dafuer, was du beschreibst, ist doch schon ein ganz einfaches Flipflop da?
Gast
#830009
Das ist ja nur eine denkbare Funktion. Wie mache ich das, daß ich áuf beide Taktflanken reagieren kann? Z.B. um die Signale zu mischen? Auf zwei verschiedene Taktflanken reagieren kannst du nur mit zwei getrennten Flipflops. (Ausnahme: Manche I/O-Ports haben entsprechende DDR-FF, die das koennen). Intern arbeitet man immer nur mit einer einzigen Flanke - und zwar moeglichst konsistent ueber das gesamte Design.
Gast
#830087
Was wäre denn der Nacheil, wenn man 2 Flanken benutzt? Angenommen, ich möchte ein Signal feiner abtasten, dann müsste man ja den doppelten Takt benutzen, was gfs garnicht systemweit geht. ?
Gast
#830137
Du verteilst deine Logik auf unterschiedliche Taktdomänen. Innerhalb einer Domäne läuft alles schön synchron auf einer Flanke... dann musst du "nur" noch an den Übergabepunkten aufpassen...
Gast
#830162
Du kannst den Takt durch einen DCM schicken. Dort gibt es noch zusätzliche Ausgänge mit 90°, 180° und 270° Phasenverschiebung. Damit kannst du dann deine FF takten. Interessant wird es nur wenn du die Daten dann zusammenfügen willst.
Gast
#830168
Ich bin jetzt einmal stillschweigend davon ausgegangen das du einen Xilinx FPGA verwendest ;). Altera bietet mit den PLLs ähnliches. In einem CPLD hast du so etwas natürlich nicht.
Gast
#830685
Jetzt habe ich mich mit den DDR befasst. Im Grunde gibt es DDr aber nur nach Außen, innerhalb wird eigentlich nur mit einem Takt gearbeitet. Wozu braucht man dann überhaupt die fallende Flanke im FPGA? Ist es Zufall, dass du deine Frage am 1.4. gestellt hast? Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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