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Forum: FPGA, VHDL & Co. ModelSim Eingangsports mit Werten belegen (Simulation)


Autor: Hans (Gast)
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Hallo, beschäftige mich seit kurzem mit VHDL und ModelSim.

Nun habe ich folgendes Programmfragment, das ich Simulieren möchte und 
mir die Waveform (Werte) anzeigen lassen möchte.

entity Eingang is
        Port ( Input : in STD_LOGIC_VECTOR (0 to 63);
               Output : out STD_LOGIC_VECTOR (0 to 63));
end Eingang;

Hier möchte ich den Eingang nun für die Simulation mit Werten belegen, 
und mir den Ausgang anzeigen lassen.

Nun möchte ich hier nicht 64 Eingangsleitungen und 64 Ausgangsleitungen 
anzeigen lassen.

Ich stelle mir so etwas wie Input und Output als Bus vor.

Die Werte würde ich gerne in Hex "ffffffffh" angeben.
Wie kann ich hier Eingangswerte manuel vorgeben?

Kann man auch eine Liste von Eingangswerten angeben (Datei) und die 
Ausgangswerte protokollieren lassen.

Bin noch am Anfang mit Modelsim, also bitte sorry wenn die Lösung doch 
so einfach ist.

Besten Dank im Voraus

Gruß

Hans

Autor: Mathi (Gast)
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Man kann Stimuli manuell über Modelsim das kann man mit dem force-befehl 
machen wenn die Simulation nicht läuft. Google am Besten mal nach 
modelsim und force. Kannst auch mal hier hereinschauen 
http://www.csse.monash.edu.au/courseware/cse2306/2...

Aber die gängige Methode ist es sich eine Testbench zu schreiben. Das 
funzt dann auch mit anderen Simulatoren.
Dabei entwickelt man eine entity mit leerer Schnittstellenbeschreibung, 
instanziiert die zu testende Modul und erzeugt, meistens mit Prozessen, 
die Werte die in das Modul sollen.
Tests auf bestimmte bedingungen macht man mit der assert Anweisung.

Autor: Hans (Gast)
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Besten Dank!

Autor: Parazelsius (Gast)
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Deine Bausse kannst Du virtualisieren und passend neu zusammenfassen, 
wenn z.B. in einem 64bit-Vector, 3 verschiedene Daten a 16+16+32 verbaut 
sind.

->"group"

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