Delaunay Triangulierung

[Robert K. (mr_insanity)]

Hallo,

ich soll mit einem Kommilitonen im Rahmen eines Projektes in VHDL einen 
Algorithmus für eine n-dimensionalen skalierbaren 
Delaunay-Triangulierung entwickeln. Das ganze soll dann auf einem 
Virtex-II Pro 20 der auf einem Raptor 2000 Board steckt laufen. Eine 
zweite Gruppe soll das ganze in Java auf nem Rechnercluster realisieren. 
Wenn das ganze funktionieren sollte, sollen beide Systeme bezüglich der 
Performance verglichen werden.

Kennt sich hier jemand damit aus oder hat sogar ne Idee für die 
Realisierung auf dem Virtex?

MfG
Robert

[Pragmaticker (Gast)]

Auf dem FPGA ist auch eine CPU (PPC), als wird also in Mix aus CPU (C) 
und spezieller Coprozessor (VHDL). Schongeplant, was der Co-prozessor 
machen soll? Und wie die Daten zum FPGA kommen?

[Robert K. (mr_insanity)]

Noch keinen Plan was der Co-Prozessor machen soll (Sind ja sogar zwei) 
oder ob er überhaupt benutzt wird. Die Wahl ist auch nur auf dieses FPGA 
gefallen, da es gerade da war.
Die Daten kommen über das Raptor Board per PCI zum FPGA. Programmiert 
werden soll mit diesem ISE von Xilinx.

[Mathi (Gast)]

Dann verzichte auf die PPCs und nutze nur das FPGA für die Berechnungen. 
Das wird effizienter sein als irgendwie die PPCs ins Design einbauen zu 
wollen.

[Kai G. (runtimeterror)]

Um welches Mengengerüst soll's denn gehen?
Gibt es Anforderungen an die Laufzeit?

Ich habe die Delaunay-Triangulierung bisher nur im 2D-Bereich 
implementiert und auch das ist schon ein wenig her.

[Robert K. (mr_insanity)]

Wenn du mit Mengengerüst die Anzahl der Punkte und Diemnsionen meinst, 
dann beliebig. Mal schauen wann das FPGA an seine Grenzen stößt.