Hallo, kann man bei den BlockRAMs von Altera irgendwo ausschalten, dass die Eingänge nicht mehr registered sind? Bei Xilinx hatten die BRAMs die Register an den Eingängen nicht ... Mfg Thomas Pototschnig
Gast
#838667
Stimmt, habe gerade ausprobiert und die Optionen für Register an den Eingängen sind grau unterlegt -- diese lassen sich nicht ausschalten :-o Wenn du aber mit VHDL selber RAM-Blöcke erstellst, sind die Eingangsregister definitiv nicht da. Kest
Gast
#838703
Da ist mir auch nichts bekannt. In den FLEX- und ACEX-Chips von Altera liessen sich die BRAMs noch asynchron auslesen. Aber seit CYCLONE und STRATIX ist alles synchron. Beim Schreiben stört das ja auch nicht weiter aber daß die Leseadresse auch registred ist stört schon manchmal. Ich behelfe mir indem der Lesetakt zum Schreibtakt negiert ist. Ich vermute für einen selbst definierten asynchronen RAM werden LCs verbraten und kein BRAM genutzt. Viele Grüße TobiFlex
Wüsste jetzt auch nicht wie man in VHDL RAM beschreibt, das dann auch wirklich das BlockRAM verwendet. Die zusätzliche Latenz beim Auslesen stört mich ziemlich ... Mit 2 unterschiedlichen Takten für Lesen und Schreiben hab ich noch nicht ausprobiert. Das werde ich mir mal ankucken. Danke für den Tipp! Mfg Thomas Pototschnig
Gast
#845967
Ich glaube, die kriegen ohne die Registrierung am Eingang ihren MUXER / DECODER, der die einzelnen Ram-Zellen ansprechen soll, nicht mehr schnell genug hochgeschalten, daß die grandiosen Werbeaussagen mit den 250MHz schnellen Zellen aufrech zu erhalten sind.
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