So, mein Problem ist etwas ungewöhnlich, aber evtl. kann mir hier geholfen werden. Ich möchte eine Komponente parametrierbar gestalten. Dazu gehört in meinem Fall auch die Bedingung, nicht nur die Breite eines Ein-/Ausgangssignals zu verändern, sondern auch den Datentyp selbst, z.B. std_logic oder std_logic_vector. Gibt es da eine Möglichkeit, über generics oder packages das zu Realisieren??? Habe bisher keine Lösung gefunden.
Ähnliches wurde hier gefragt: http://groups.google.com/group/comp.lang.vhdl/browse_frm/thread/c3041a010fb4f66b#
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