[VHDL] Counter

Wolfi Gast #862266
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Hallo,

ich weiß nicht mehr weiter...
Ich wollte in VHDL einen Counter schreiben aber beim syntehtisieren 
(ISE) bekomme ich nur immer '+ can not have such operands in this 
context'

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library IEEE;

2
use IEEE.std_logic_1164.all;

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4
entity COUNTER is

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      Port (     CLK : In    STD_LOGIC;

6
              ENABLE : In    STD_LOGIC;

7
                MODE : In    STD_LOGIC;

8
              REG_IN : In    std_logic_vector (3 downto 0);

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                 RES : In    STD_LOGIC;

10
              PC_OUT : Out   std_logic_vector (3 downto 0) );

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end COUNTER;

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architecture BEHAVIORAL of COUNTER is

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  signal pc_state: std_logic_vector (3 downto 0);

15
begin

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17
  PC_OUT <= pc_state;

18
  

19
  process (clk, RES)

20
  begin

21
    if (RES = '1') then pc_state <= "0000"; -- Reset asynchron

22
   end if;

23
    

24
   if (ENABLE = '1') then

25
     if (clk='1' and clk'event) then

26
        if (MODE = '1') then 

27
        pc_state <= REG_IN; 

28
      end if;

29
      

30
        if (MODE = '0') then 

31
        if (pc_state="1111") then

32
          pc_state <= "0000";  -- Overflow

33
       else

34
           pc_state <= pc_state + 1;

35
       end if;

36
      end if;

37
     end if;

38
    end if;

39
  end process;

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41
end BEHAVIORAL;


Weiß jemand warum VHDL den '+' Operator stört?

Wolif
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Thomas H. #862275
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Weil Du nicht alle notwendigen Libraries eingebunden hast, damit die ISE 
eine Addition von std_logic_vector synthetisieren kann. Versuch mal
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library IEEE;

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use IEEE.STD_LOGIC_1164.ALL;

3
use IEEE.STD_LOGIC_ARITH.ALL;

4
use IEEE.STD_LOGIC_UNSIGNED.ALL;


edit:
Ach ja, dein Prozess wird wohl nicht synthetisierbar sein. Wenn du schon 
reset und clk benutzt, dann muss das folgendermaßen heißen:
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process(reset,clk)

2
begin

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 if resest = '1' then

4
   -- mach was;

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 elsif clk='1' AND clk'event then

6
   -- und noch was;

7
 end if; 

8
end process;
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