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Forum: FPGA, VHDL & Co. Place & Route in ISE 9.1


Autor: Sebastian (Gast)
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Hallo liebe Forennutzer,

ich habe da mal eine Frage. Ich habe ein Design, dass ewig für die 
"Place & Route"-Routine braucht. Synthese, "Translate", "Map" und 
"Place" laufen einwandfrei und zügig ab. Das Design sollin einem Spartan 
3E 1200E implementiert werdeb. Das Design ist so groß, dass es 99% der 
Slices beim "Mappen" braucht. Ist es dann ganz normal, dass das "Routen" 
mehrere Stunden braucht?

Über jede Hilfe bin ich dankbar.

Autor: Karl (Gast)
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Also eigentlich musst du froh sein, falls das Routen überhaupt noch 
funktioniert, evtl. mit deutlichen Geschwindigkeitseinbußen.

Autor: Jan M. (mueschel)
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Für die Geschwindigkeit beim Place&Route ist weniger die Zahl der 
belegten Slices entscheidend, als die Zahl der benutzten FF und LUT. Es 
kann durchaus sein, dass nur 50% FF und 50% LUT belegt sind, aber 100%-4 
(keine Ahnung warum genau 4 weniger, aber das habe ich schon öfter 
beobachtet) Slices, da Slices erst einmal nur halb belegt werden bevor 
unterschiedliche Teile der Logik in einem Slice nebeneinander liegen 
(related vs. unrelated logic).

Bei mehr als ~75% belegten LUT und FF ist das aber ganz normal, dass das 
routen sehr lange dauert.

Autor: Sebastian (Gast)
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Vielen Dank,

ja ich habe ~80% der LUTs belegt. Deswegen dauert das also so lange. 
Dann ist alles gut. Vielen Dank für die Antwort.

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