doppelt schnell synchronisieren

Welches Register will es denn in der SL haben?

Bin auch jetzt nicht sicher, ob das so synthetisierbar ist. Zur 
Simulation sollte es gehen.

Probier mal sowas aus:

1

process (clk)

2

begin

3

  if rising_edge(clk) then

4

    data_out <= data_1;

5

  end if;

6

  if falling_edge(clk) then

7

    data_out <= data_2;

8

  end if;

9

end process;

Wenn das nicht geht, kannst Du evtl. mit einer DCM deinen Takt für den 
Ausgabeprozess verdoppeln.

Rick

Ich wollte eigentlich nut wissen, ob man das so machen darf, also risign 
und flaling innerhalb einer entity benutzen. Doppelter Takt ginge auch, 
aber ich brauche es nur hier.

Die Lösung mit dem "combined" ist aber nicht dasselbe, wie das, was ich 
wollte, oder? Ich brauche die Ins ja in verschiedenen Registern.

DDR Register sind Ein- oder Ausgangsregister die es nur in bestimmten 
FPGA Familien gibt. Diese können kein Verarbeitung der Daten vornehmen, 
sondern nur das Eingang-, bzw. Ausgangspin jeweils an beiden Taktflanken 
abtakten.
Bei einem Eingangs-DDR hat man dann 2 Ausgänge, an einem liegen die 
Daten der steigenden und am anderen die Daten der fallenden Flanke an.

Die Weiterverarbeitung erfolgt dann getrennt jeweils für die Daten der 
fallenden und für die Daten der steigenden Flanke, weil die internen 
FF's des FPGA's nur an einer Flanke arbeiten.
Du brauchst 2 Datenpfade parallel. Du kannst aber in der Verarbeitung 
für die eine Flanke auf die Daten für die andere Flanke zugreifen.

Grüße
Klaus

Eine Frage dazu : Angenommen ich verwende 2 Register, die jeweil mit 
steigendem und fallendem Takt die Ausgänge einer DDR-Zelle annehmen. 
Wenn ich rechts, also auf der annehmenden Seite einen sagen wir 100MHz 
Takt habe, dann habe ich immer 10 ns Zeit von dem jeweiligen Ausgangspin 
der Zelle zu einem weiteren Register.

Aber für die Weiterverarbeitung der Daten im unteren Register, das mit 
der fallenden Flanke arbeitet, habe ich später nur noch 5ns Zeit. 
Irgendwann muss man ja mal auf den positiven Takt wechseln, oder ?

Das ist mir schon klar, denke ich. Aber die Frage bleibt: Wenn der Takt 
am DDR auf lo geht und damit das Register den lo-Pfadeingang übernimmt, 
habe ich nur einen halben Takt Zeit für Kombinatorik bis zum nächsten 
Register, oder?

Sollte man hinter DDRs damit noch Register stecken ?

Oder betreibt man Designs dann mit dem doppelten Takt gegenüber dem 
Eingang?

Ich stelle mir das bisher so vor :

Links : 100 MHz DDR, damit faktisch 200MHz Daten.
Rechts : 100 MHz non-DDR, damit faktisch 100 MHz Daten auf doppelt 
sovielen Kanälen.

?

>Das Synchronisieren der Daten der
>negativen Flanke wird direkt beim DDR IO gemacht, das ermoeglicht dir
>hoehere Taktfrequenzen als wenn du das irgendwo in der Logik selbst
>machst.

Das war schonmal ein guter Huinweis, Danke!

>Um was geht es bei deinem Problem eigentlich?

Um Geschwindigkeit, ohne einen doppelt so schnellen Tak einsetzen zu 
müssen, der noch eine PLL braucht, oder einen Ausgang derselben.