MAX10 SC nur mit 3.3V Versorgt differentieller HSTL 1.8V Input?

Max M. schrieb:

Funktioniert dies wenn ich den input als 1.8V HSTL Differentiell im Pinplaner auswähle. Oder geht das nicht/ gar die I/O Logik des Chips kaputt, da 1.8V erwartet und 3.3V anliegen?

Das verrät Dir das Datenblatt. Dort gibt es üblicherweise eine Tabelle, welcher IO-Standard mit welcher Bankspannung kompatibel ist.

Rick D. schrieb:

Das verrät Dir das Datenblatt. Dort gibt es üblicherweise eine Tabelle, welcher IO-Standard mit welcher Bankspannung kompatibel ist.

Ja die bezieht sich auf In/Output daher ists logisch dass diese 1.8V benötigt und ist so ausgeweisen. Die Frage bezieht sich: Wenn nur input benötigt geht 3.3V - ist so im DB nicht angegeben.

Max M. schrieb:

Wenn nur input benötigt geht 3.3V - ist so im DB nicht angegeben.

Doch. Wer lesen kann ist klar im Vorteil: Bei 3.3 V Bankspannung (V_CCIO) muß der Eingangs-High-Pegel (V_IH) mindestens 1.7 V betragen (Zeile 1 und 2 in der Tabelle).

Falls die Gegenstelle auch ein MAX-FPGA ist, beträgt der garantierte Ausgangs-High-Pegel bei 1.8 V LVTTL/LVCMOS aber nur 1.26 V. Das ergibt sich aus Zeile 6 der Tabelle. Die V_CCIO könnte auf 1.71 V runter gehen und V_OH ist mit V_CCIO-0.45 V spezifiziert.

Idealerweise sortiert man die Peripherie entsprechend Spannung und schließt sie an entsprechend versorgte FPGA-IO-Bänke an.

Außerdem wäre es höflich, wenn Du bei einer Frage gleich den Link zum passenden Datenblatt bereitstellst. Ich habe das hier verwendet: https://cdrdv2-public.intel.com/666319/m10_datasheet-683794-666319.pdf

Rick D. schrieb:

Max M. schrieb:

Wenn nur input benötigt geht 3.3V - ist so im DB nicht angegeben.

Doch. Wer lesen kann ist klar im Vorteil: Bei 3.3 V Bankspannung (V_CCIO) muß der Eingangs-High-Pegel (V_IH) mindestens 1.7 V betragen (Zeile 1 und 2 in der Tabelle).

Nun meine Frage bezieht sich auf Differentiell HSTL 1.8V Input (nicht CMOS) bei einer versorgung der Bank mit 3.3V anstelle der dafür vorgesehenen 1.8V. Signalquelle ist der AD9912 Signalsenke der MAX10 CLKin (differentiell)- kopplung ist AC mässig vorgesehen. (Der AD9912 könnte auch CMOS aber differentiell HSTL würde bevorzugt)

Max M. schrieb:

bei einer versorgung der Bank mit 3.3V anstelle der dafür vorgesehenen 1.8V.

Dann wird das FPGA außerhalb der Spezifikation betrieben. Wer HSTL 1,8V differential verwenden will, muß die richtige Bankspannung anlegen und sich auch um V_ref kümmern.

Ich finde im Datenblatt des FPGA keinen differentiellen IO-Standard, der mit einer Bankspannung von 3,3 V arbeitet.

Rick D. schrieb:

Max M. schrieb:

bei einer versorgung der Bank mit 3.3V anstelle der dafür vorgesehenen 1.8V.

Dann wird das FPGA außerhalb der Spezifikation betrieben.

jaein, der bank ist schon 3.3V tauglich, ist alles ok mit spez.

Wer HSTL 1,8V differential verwenden will, muß die richtige Bankspannung anlegen und sich auch um V_ref kümmern.

Ich finde im Datenblatt des FPGA keinen differentiellen IO-Standard, der mit einer Bankspannung von 3,3 V arbeitet.

vhdplus hat MIPI und HDMI in einer Bank mit 3.3V VCCIO gemacht, da sollte differential bei 3.3V doch gehen. Ist aber nicht ok laut Datenblatt.

Aber wenn es mit Quartus compile keine Fehler kommen, dann wird es auch gehen.

vhdplus hat MIPI und HDMI in einer Bank mit 3.3V VCCIO gemacht, da sollte differential bei 3.3V doch gehen. Ist aber nicht ok laut Datenblatt.

Aber wenn es mit Quartus compile keine Fehler kommen, dann wird es auch gehen.

Das "compile" weiss aber nicht welche Spannung an den Stromversorgungs-pins auf dem PCB liegt.

Und dann wäre noch die Frage, wie lange es funktioniert. Ein FAE erklärt das gerne so, das man die Werte im Datenblatt schon verletzen kann, dann "verliert man aber die Garantie/Zuverlässigkeit" über die Lebenszeit. Heisst der FPGA kann früher ausfallen, muß aber nicht (kann ja ein besonders robustes Exemplar) sein. Oder der FPGA fällt in Kombination mit anderen Parameter aus, bspw. dann schon bei Umgebungstemperaturen deutlich unterhalb des eigentlichen Maxcimums. Beispielsweise ist die Baugruppe dann mal nach einigen Monaten kaputt und muss ausgetauscht werden - sowas akzeptiert kein Kunde auf Dauer. Oder es zeigen sich sporadische Fehler im Betrieb, auch nicht gut, wenn die Baugruppe in Medizintechnik oder Flugzeugelektronik steckt.

Also zusammengefasst sollte differentiell HSTL 1.8V gehen wenn Vref korrekt angelegt wird und die Bank mit 3.3V gespiesen wird. Nur die Lebensdauer vom FPGA ist evtl verkürzt? Oder dies ist der aktuelle Stand der Vermutung. Intels Dokumentation mangelt wieder mal an detailinfos, deja vu!

Bank 1.8V Speisen wäre natürlich die Lösung aber habe nicht genügend spare I/S um eine ganze Bank für wenige HSTL "zu opfern".

Max M. schrieb:

Also zusammengefasst sollte differentiell HSTL 1.8V gehen wenn Vref korrekt angelegt wird und die Bank mit 3.3V gespiesen wird. Nur die Lebensdauer vom FPGA ist evtl verkürzt?

Das kann und wird dir niemand garantieren. Vielleicht geht das gar nicht, vielleicht geht es nur wenige Minuten, vielleicht dauerhaft. Was spricht gegen Pegelwandler?

Gustl B. schrieb:

Was spricht gegen Pegelwandler?

1. Kosten
2. Glitch bei powerup, rail-failure etc.
3. Mag ich nicht

Dann noch lieber einfach den den CMOS (anstelle diff HSTL) des AD9912 nutzen und dafür ordentlich jitter kassieren :-(

Moment, du willst einen DDS Bausteine als Taktquelle verwenden? Wieso das denn? Das ist doch ein super unsauberer Takt.

Wieso nicht eine externe PLL oder einen programmierbaren Taktgeber wie die Si570 oder ... einen festen Taktgeber und dahinter einen programmierbaren Taktbuffer mit Teiler wie den AD9508?

Und dann gibt es echt viele Bauteile die Differentiell nach LVCMOS wandeln. Auch Taktbuffer. Und das ohne viel zusätzlichen Jitter.

Gustl B. schrieb:

Moment, du willst einen DDS Bausteine als Taktquelle verwenden?

Ja: Soll gesagt sein dass dies eine gute DDS mit Analoger Filerung höherer Ordnung ist.

Gustl B. schrieb:

Wieso nicht eine externe PLL oder einen programmierbaren Taktgeber wie die Si570 oder ...

Weil bei denen Taktanpassungen im Betrieb übertriebene Phasensprünge machen; Frequenzwechsel übertrieben lange dauern, unsauber ausgeführt werden etc. Was alles für diese Anwendung vermieden werden sollte. Ein Ziehbarer Quarz wäre ideal aber meistens sind die sehr schmalbandig.

Gustl B. schrieb:

einen festen Taktgeber und dahinter einen programmierbaren Taktbuffer mit Teiler wie den AD9508?

Nun dies wäre auch eine Möglichkeit, zusätzlich jitter cleaner etc. Aber auch unsauber - aber halt an einer anderen Stelle als mit dem AD9912.

Gustl B. schrieb:

Und dann gibt es echt viele Bauteile die Differentiell nach LVCMOS wandeln. Auch Taktbuffer. Und das ohne viel zusätzlichen Jitter.

Der 9912 kann direkt CMOS 3.3V output. Also nicht nötig. HSTL differentiell (kann der AD9912 ebenfalls) wäre halt entsprechend besser.

Der 9912 kann direkt CMOS 3.3V output. Also nicht nötig. HSTL differentiell (kann der AD9912 ebenfalls) wäre halt entsprechend besser.

Also im Rahmen der Gesamtperformance (auch bei Frequenzwechseln) ist der AD9912 aus meiner Sicht konkurenzfähig - und (weiterer wichtiger Vorteil) die Performance ist einigermaßen abschätzbar.