Hallo zusammen,
ich habe ein JTAG-Programmier-Problem mit einen Xilinx XC9572XL TQ100
und meinem Xilinx USB-Programmer Cable. Ich habe zuvor mit dieser
Software-Installation und selbem Programmer-Kabel erfolgreich den
kleineren CPLDXC9572XL programmiert; Dev-Board:
https://www.newegg.com/Product/Product.aspx?Item=1FS-000H-00PE1
Allerdings brauche ich mehr IOs, also moechte ich die groessere TQ100
Variante verwenden.
Der (SMD) TQ100 9572XL CPLD ist in einem TQ100-Testadapter von
WaveShare, und ich habe ihn mittels DuPont-Kabeln an die Kabelpeitsche
vom USB-Programmer angeschlossen. Die JTAG-Kabel der Kabelpeitsche sind
sogar beschriftet, also keine Verwechslung moeglich (der Programmierer
hat mehrere Ausgaenge, einen JTAG ARM 10, und eben einen PIN-Header fuer
die Kabel-Peitsche. Ich habe die Kabel wie hier beschrieben
angeschlossen:
https://www.xilinx.com/support/documentation/data_sheets/ds057.pdf
(Seite 7), und zudem das Diagramm / den Schaltplan von
http://dangerousprototypes.com/docs/Xilinx_XC9500XL_CPLD_quick_start
verwendet, um die restlichen Verbindungen herzustellen.
Ich habe das ganze an einem 3.3 V-Breadboard-PSU, und alle Pins wie
folgt angeschlossen:
VCCInt 5, 57, 98 -> 3.3 V
und
VCCIo 26, 38, 51, 88 -> GND
und ebenso alle GNDs
21, 31, 44, 62, 69, 75, 84, 100 -> GND
JTAG von der Kabelpeitsche wie beschrieben
TCK -> 48
TDI -> 45
TDO -> 83
TMS -> 47
Die LED am Programmer leuchtet dann auch gruen (ohne Spannung ist es
rot), es muss also zumindest die Spannung richtig erkannt sein.
Wenn ich dann allerdings einen Boundary Scan mache, sagt Xilinx ISE
WebPack, dass dass Device erkannt wurde, aber ein
Hardware-Konfigurationsfehler vorliegt. Und das ist das Problem.
Was koennte das sein? Ich habe fuer die VCCIO Pins sowohl 3.3 V als auch
GND ausprobiert - das Xilinx PDF sagt 3.3 V, waehrend das Diagramm von
DP oben GND sagt. Ich bin mir nicht sicher.
Alle Kabel von der Peitsche bis auf INIT sind angeschlossen. Ich denke,
INIT ist nicht notwendig, oder?
Was koennte sonst noch falsch sein?
Danke und mfG
Michael
Michael W. schrieb:> Ich habe das ganze an einem 3.3 V-Breadboard-PSU
Ist die PSU auf einem Breadboard aufgebaut?
Ich würde einmal die 3,3V oszillographieren - vielleicht ist das das
Problem, weil es sich vom vorherigen Erfolg auf dem Dev-Board
unterscheidet.
Funktioniert jetzt, waren 3 (BZD) Fehler:
1. ich hatte den CPLD falsch ausgerichtet im Sockel - 90 Grad verdreht
-, da ich nicht sorgsam gelesen hatte, wo die "1" war... ich hätte
allerdings erwartet, dass der Test-Adapter die 1 links unten hat, sodass
man die Schrift lesen kann. Allerdings ist das dann Pin 27 und nicht Pin
1 - hmm...
2. INIT kann ignoriert werden.
3. VCCIO auf GND oder auf VCC 3.3 V ist Quatsch. Funktioniert nur, wenn
nicht angeschlossen. Keine Ahnung, was das im Schaltplan unter DP soll.
Vielleicht missinterpretiere ich den Schaltplan ja auch (bin kein
Elektroniker).
Ich lade einmal ein Bild hoch - ich habe sehr wenig Infos darüber im Web
gefunden. Hoffe, damit einem anderen Hobbyisten in der Zukunft zu
helfen.
Danke für's Lesen und Mitdenken,
Gruß
Michael
Michael W. schrieb:> Ich lade einmal ein Bild hoch
Du solltest da bald mal an ein Design mit Blockkondensatoren gehen. So
wie der Aufbau da aussieht, ist es ein Glücksspiel, was dabei
herauskommt.
Lothar M. schrieb:> Du solltest da bald mal an ein Design mit Blockkondensatoren gehen. So> wie der Aufbau da aussieht, ist es ein Glücksspiel, was dabei> herauskommt.
Danke fuer den Hinweis. Was macht eigentlich der Verify-Step genau?
Sollte der nicht auch sicherstellen, dass das "was programmiert wurde"
letztlich identisch ist mit dem, was im Chip ist? Checksumme oder so?
Eine eigene Frage?
Dieser Thread ist über 8 Jahre alt.
Stell sie in einem eigenen Thread – dort lesen mehr Leute mit, und sie wird öfter und schneller beantwortet.
