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Frage zum Sparten 3A
schue dir mal die generate anweisung an. Beispiel Großes shiftregister: [vhdl] --eThermalload.vhd library ieee; use ieee.std_logic_1164.all; library UNISIM; use UNISIM.VComponents.SRLC32E; use UNISIM.VComponents.FDD; entity eThermalLoad is generic ( G_NUMBER_FF : integer := 1000
in std_logic; RST : in std_logic; CLK0 : out std_logic; CLK90 : out std_logic; CLK180 : out std_logic; CLK270 : out std_logic; CLK2X : out std_logic; CLKDV : out std_logic; LOCKED : out std_logic);
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VHDL Standard
hätten wir noch ein anderes project: http://www.mikrocontroller.net/svnbrowser/pibla/00_hw/src/pibla.vhd?view=markup resp. [[PiBla]] ist ein Nachbau eines 8 bit softcores. Grundlage ist das Blockbild und er Op-code wie beim Orginal. Eine CPU besteht aus wenigen Blöcken die in einer Hochsprache einfach
wie man es tatsächlich braucht. Ich muss mir keinen 24Bit-Zähler mit Preload aus 3*'590 (oder 6*'90) zusammenbauen und wenn ich dann noch einen Reset bei einem bestimmen Zählerstand brauche, mit 3*'688 einen Vergleicher dranzuhängen. Werden dann 25Bit gebraucht, geht die Überlegerei los, ob man das
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Anfänger hat Probleme mit parallelen Prozessen
CLKFB => clkfb, -- Output clocks CLK0 => clk0, CLK90 => open, CLK180 => open, CLK270 => open, CLK2X => clk2x, CLK2X180 => open, CLKFX =>
welche ISE genau verwendest du? War hier ja auch schon Thema, aber koenntest du die .ucf, .xise, *.vhd mal hier hochladen? Welches Board verwendest du? Evalboard oder eigenes?
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MISC Processor
eines CPU-core nicht alles in "hex" eintippen zu müssen, ich habe es gleich mal mit der >Prog_Mem.vhd< der misc-cpu ausprobiert, sieht dann so aus : [vhdl] -- Build a 2-D array type for the RAM subtype word_t is std_logic_vector((DATA_WIDTH-1) downto 0); type memory_t is array(2**
Verilog angefreundet hab. Die aktuellen Dateien befinden sich auf GitHub... https://github.com/TM90/MISC_Processor
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Retrocomputing auf FPGA
seit Anbeginn der Computertechnik bewährt. (P)ROM-Images. ROM-Images, egal ob Monitorprogramm (ROM.vhd + bm204_empty_pgk.vhd oder Zeichensatz charrom.vhd + bm100_pkg.vhd liegen meist als Binärdatei vor. Für das FPGA werden diese Dateien nach VHDL konvertiert, das Image wird dabei in eine Konstante vom
und Bildwiederholrate Infos zum Z1013 Zeichensatz Alternativer 8x8 Zeichensätze Tastatur. kyb_emu.vhd - Umsetzer Scancode -> 8x4 Tastenmatrix *kyb_emu_pgk.vhd - Package für Konstanten (Scancode - Tasten) kb2vhdl.vhd - (altes) PS/2 Tastatur-Interface (nicht mehr verwendet)* kb2vhdl_fk.vhd - (neues) PS
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Quartus 2 TCL zur automatischen Generierung der BuildNummer, Version, Timestamp
löschen 2) Timetamp, Quartus-Version, Project-Version(vorher als Konstant per Hand definiert) in ein .VHD-File aktualisieren 3) alte BuildNummer lesen, inkrementieren, zurückschreiben in .VHD-File Nach erfolgreicher Kompilieren: 1) Programing-File Name ändern. Weil Quartus die Namenform: ProjectName.sof
konvertieren Nach fehlerhaften Kompilieren: 1) BuildNummer lesen, dekrementieren, zurückschreiben in .VHD-File vielen Dank im Voraus! Lg Tomy
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8bit-Computing mit FPGA
Hi Josef, habe die Files "flhs3e.ucf, flhs3e.vhd, ks3e.vhd, cpu.vhd, bram32.vhd" schön brav heruntergeladen und unter ISE WebPACK 14.6 (läuft auf einem Windows 7 x64 Rechner) in ein Projekt importiert. - Syntax Check: verlief ohne Probleme - Translate
Rechte an Deiner Software, Mit Software meinte ich nicht den VHDL-Code, lediglich die in bram32.vhd, ram32.vhd, rom24.vhd enthaltenen Initialwerte der Block-RAMs zähle ich zur Software. Den VHDL-Code der CPU habe ich im Wiki-Artikel explizit unter Creative-Commons-Lizenz zur Verfügung gestellt
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pointeroperation mittels access in VHDL
Hallo Rene, auf http://vhdl.renerta.com/source/vhd00001.htm habe ich folgende Hinweise gefunden (weil mich die Sache mit access jetzt selbst interessiert hat): Application of access types is restricted to variables: only variables can be of an
variables can be designated by ... -> RAM_BLOCK0 muss Variable sein reicht leider nicht memory.vhd:43:4: type "ram_byte_ptr" not allowed in an expression ghdl: compilation error [vhdl] begin ram_proc: process variable pointer :ram_byte_ptr; variable RAM_BLOCK0:ram_byte:=( X"3c
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Warum läuft die Simulation nicht?
Hm, kann es sein, dass du nur deinen FULL_PWM.vhd simulierst und nicht die Testbench? Bei mir sieht die Simulation wie erwartet aus (siehe Anhang). Die PWM-Register sind übrigens undefiniert, bis der Counter zum ersten Mal auf 254 läuft (wird
an genau einer Stelle verwendet werden, ziemlich tueckisch. Und genau deshalb braucht man sie in >90% aller Faelle nicht! Lothar hat auf seiner Seite ein paar Beispiele die sehr lehrreich sind. Und da kann man sich noch weitere Gemeinheiten basteln... Also mein Rat: Vergiss 'variable'! Ich verwende
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Fehler in der Übertragung
Hey, hab die Dateien in einem Texteditor zwischengespeichert... Im Orgnial enden sie auch mit *.vhd bzw. *.cpp Der Addierer sitzt vor dem DCFIFO (Mit unterschiedlichen Eingang und Ausgang Breiten) Code für den Addierer ist jetzt untenstehend. Den Code zum FIFO hab ich via MegaWizard erstellen
habt ihr gemacht damit ihr das Timing einhaltet? Arbeitet ihr mit einer PLL die das 60MHz Signal um 90/270° verschiebt?
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Textausgabe mittels SPI an Lattice FPGA
BTW: > top.txt > spi.txt > taktgenerator.txt > entprellen.txt Meine VHDL-Dateien enden auf *.vhd oder *.vhdl Das macht sich gut wegen des Syntax-Highlightings hier im Forum.
schönes Rechteck mit 250kHz. Leider ist am Display an der SPI Schnittstelle dann ein Takt von 100MHz um 90° Phasenverschoben und verzehrt anliegend. Kann mir aber nicht erklären wieso. Der Fehler müsste in SPI_Ausgabe.vhd sein aber mMn passt die so. Hoffentlich könnt ihr mir noch weiter helfen. Gruß
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Simulation funktioniert, im CPLD werden Signale ignoriert!
Coolrunner2 CPLD und möchte mir zwei Phasenverschobene Signale erzeugen wobei die Phasenverschiebung in 90Grad Schritten einstellbar sein soll. Gelöst habe ich das mit vier 2-bit Countern mit verschiedenen preload Werten. Die Ausgangssignale mit 1/4 der CLK Frequenz werden über einen MUX ausgeben. In der
Angelegenheit jemand helfen. Ich bin schon etwas verzweifelt! Danke, Roman Hier der Code: count.vhd [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity count is Port ( CLK : in STD_LOGIC; RST : in STD_LOGIC; PH0 : out STD_LOGIC;
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Open Bench Logic Sniffer - FPGA läuft nicht an
winbin\ols-loader -boot -p:com4 pause cd PIC_firmware fw_update -e -w -m flash -vid 0x04D8 -pid 0xFC90 -ix OLSv1.firmware.v3.0.hex #fw_update -e -w -m flash -vid 0x04D8 -pid 0xFC90 -ix OLSv1.04-firmware-v2.3 pause cd .. winbin\ols-loader -run -p:com4 So. Hat jetzt jemand ne Idee wie ich auf
gadgetforge.gadgetfactory.net/gf/project/butterflylogic/scmsvn/?action=browse&path=%2Ftrunk%2FVHDL_Core%2Fcore.vhd&view=markup [vhdl] .... entity core is GENERIC ( MEMORY_DEPTH : integer := 6 ); Port ( clock : in STD_LOGIC; extReset : in STD_LOGIC; ... reset
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Plan Ahead 14.1 PLL oder Clk Wiz
Ich verstehs nicht. Kannst Du mir vielleicht ein kleines Beispeil schicken. Ich hab im Top.vhd File den component deklariert und die port/generic map dazugegeben. Leider nimmt Plan Ahead die sachen nicht. HELP!!!
CLK output CLK2X => open, -- 2X DCM CLK output CLK2X180 => open, -- 2X, 180 degree DCM CLK out CLK90 => open, -- 90 degree DCM CLK output CLKDV => open, -- Divided DCM CLK out (CLKDV_DIVIDE) CLKFX => open, -- DCM CLK synthesis out (M/D) CLKFX180 => open, -- 180 degree CLK synthesis out LOCKED =>
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DDR2 RAM Ansteuerung mit Virtex-5 ML507
example_design (ebenfalls vom CoreGenerator erzeugt) hat die richtigen Pin-Zuweisungen. Nun habe ich die .vhd-Files des example_designs und die dazugehörige UCF in einem neuen leeren Projekt eingefügt und durchlaufen lassen (Generate...). Er hats bis zum Ende geschafft. War da aber nicht noch etwas mit den
die Daten zu jeder steigenden und fallenden Clockflanke (den Clock gibt der MIG selbst aus, wird um 90° geschoben, damit ausreichend Setup und Hold vorhanden ist...) ans RAM. > Hättest Du einen guten link zu einem Dokument, wo die Funktionen des > DDR-Speichers mal ganz genau beschrieben sind?
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Wittig(welec) DSO W20xxA Hardware (Teil 2)
performancemäßig einschlafen. Schneller Bus: Slaves: SRAM, FLASH, SignalSpeicher (Blockram im Trigger-ea.vhd) Master: NIOSII, VGA-Master, DMA (, JTAG) Der Rest kommt in den langsamen Bus! MfG Alexander
Ach ja, bevor ich wieder rausgehe und mich in Zementstaub hülle - ich habe hier noch ca. 90 Stück 24.9 Ohm Widerstände liegen. Wenn Du willst schicke ich Dir welche, musst mir nur Deine Adresse zukommen lassen. Hayo
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Spartan-3E Starter Kit + DDR2
Spartan 3e ist da eine DLL drin) wirst du nicht herumkommen. Für die DDR2 RAM Ansteuerung brauchst du 90° phasenverschobene Takte. Hast du denn mal den MIG aus dem Xilinx Core Generator benutzt?
Hallo! Hier mal was ich so habe... iddr.vhd ist nur eine Interfacedatei. Die beiden Signale si und so sind records und in iwb.vhd definiert. Der Speicher ist Teil eines ganzen SoC. Ich schreibe aufsteigende Zahlenfolgen in den Speicher,
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made from scratch Firmware für Wittig/Welec Oszilloskop W20xxA
Generation callback did not provide a top level file (expected `add_file $output_dir/uart_rs232.v|vhd|sv {SIMULATION SYNTHESIS}`) Also wie schon vermutet fehlt ihm etwas. Wenn ich mir die Generierung so ansehe läuft die bei den UARTs auch irgendwie anders. Er ruft da irgendein Perlscript auf, während
Anti-Glare 10 Display Mode -- Normally White Die gibt es als ASUS-Ersatzteil für ca. 90 Euro Product code: 18G240700310 EAN: 5711045166181 Oder dieses VGG804805-6UFLWD 7" gibt es für 30 Euro http://www.ebay.de/itm/LCD-DISPLAY-TFT-VGG804805-6UFLWD-7-WVGA-Landscape-NEU-/310405203669
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Erste Schritte mit FPGA - ich komme nicht weiter
für jeden Schritt dumme Fragen stellen müssen Die meisten dieser Fragen wurden schon gestellt. Gute 90% kann dir die Suche beantworten...
Laufschrift noch gar nicht zu denken... > Wie wärs einfach mal eines von Lothars Beispiele in eine .vhd verfrachten und ausprobieren: 1. Diamond Starten 2. File->New-Project 3. FPGA auswählen, 4. lauflicht.vhd der Dateiliste hinzufügen. Damit ist das Projekt angelegt. Im Linkem Panel vo Filelist
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Feedback für Drehgeber Design
mehr jede Aktion nachvollziehen konnte. Die genommene Lösung, deren Ursprungsquelle in der bin2bcd.vhd Datei angegeben ist, sah für mich gleich viel verständlicher aus. Lothar Miller schrieb im Beitrag #2193689: >> use IEEE.STD_LOGIC_1164.ALL; >> use IEEE.STD_LOGIC_UNSIGNED.ALL; >> use ieee.numeric_std.ALL
dafür spricht. Meine Basisdatentypen sind Integer, Signed, Unsigned und Std_logic. Das reicht für 90% der Anwendungen. > Meine Profs., u.a. der Herr Reichardt, raten sowohl in den Büchern als > auch in der Vorlesung dazu Frag doch mal nach, WARUM der Datentyp /Bit/ hier empfohlen wird... André
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[VHDL] Daten von ADC in BRAM speichern
testbench >># -- Compiling architecture behavior of testbench >>># ** Error: >>I:/FPGA/tb_sampler.vhd(79): No feasible entries for infix operator "*". >>># ** Error: >>I:/FPGA/tb_sampler.vhd(79): Cannot resolve expression type of infix expression. >>># ** Error: >>I:/FPGA/tb_sampler.vhd(79): Illegal
conversion to std.standard.integer >>(operand type is not known). >>># ** Error: >>I:/FPGA/tb_sampler.vhd(129): No feasible entries for infix operator "*". >>># ** Error: >>I:/FPGA/tb_sampler.vhd(129): Bad expression in left operand of infix expression "/". >>># ** Error: >>I:/FPGA/tb_sampler.vhd(129
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Mips assembler
lange hast du für den Einstieg gebraucht? Nicht allzu lange - hauptsächlich aber, weil ich seit den 90ern mit MIPS zu tun habe (habe u.a. an den Linux-Portierungen auf DECstations und Siemens MIPS-Systeme mitgemacht und diversen embedded-Kram mit MIPS entwickelt) und auch schon einiges Vorwissen in VHDL
ISE lässt darauf schließen, dass der Knackpunkt die Multiplizier/Division Einheit ist. Datei mult.vhd Da sind sicher noch 20Mhz drinnen. Ich glaube, das wird noch eine spannende CPU. Es ist ein Softcore, der es mit dem Microblaze aufnehmen könnte.
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React OS - zukünftige Entwicklung
ganzes an: die haben wieder einen Haufen neue Features (für mich im Beruf besonders interessant: der VHD Support von Windows 7). Dem ReactOS Team wird die Arbeit nicht ausgehen.
Als ich die erste Maus mit Scrollrad in die Hand bekam (das war irgendwann in der zweiten Hälfte der 90er, und die Maus war von Microsoft), da hat es keine halbe Stunde gebraucht, und die Funktion war "drin". Noch am selben Tag musste ich dann wieder an einem PC mit radloser Maus arbeiten, und siehe da
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Spartan3 DCM geht nicht Gesperrt
als Fehlermeldung hab ich: --------------------------------------- HDLParsers:3312 - "C:/timer.vhd" Line 53. Undefined symbol 'clk2x'. ERROR:HDLParsers:1209 - "C:/timer.vhd" Line 53. clk2x: Undefined symbol (last report in this block) ERROR:HDLParsers:808 - "C:/timer.vhd" Line 55. = can not have
a type for Null value. ERROR:HDLParsers:3294 - "C:/timer.vhd" Line 72. Can not determine a type for Null value. ERROR:HDLParsers:3294 - "C:/timer.vhd" Line 74. Can not determine a type for Null value. ERROR:HDLParsers:808 - "C:/timer.vhd" Line 80. = can not
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Flachbandkabel 68pol RM 0.8
Das kabel bei reichelt hat einen vhd 68pol Stecker auf einen Sub-D 68pol Stecker wenn ich es richtig aus den Daten lese die Reichelt dort angibt. An die Karte von Ni passt der 68pol VHD Stecker und auf der anderen seite des Kabels muss
werden. Die Buchse für Platinenbestückung gibt es bei Segor unter der Bestellbezeichnung "MDS68F-90'/c't", das ist allerdings dort ein Auslaufartikel.
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Bytefehler beim Schreiben ins DDR2
DCMs. Die erste DCM erhöht die Frequenz und die 2. erzeugt das eigentliche Clock-Signal und die um 90° verschobene Phase. Das scheint auch zu funktinieren. Könntest du bitte dein funktionierendes ucf-File schicken? Bin dankbar für jeden Tipp. Grüße Subjekt5
> Die erste DCM erhöht die Frequenz und die 2. erzeugt das eigentliche > Clock-Signal und die um 90° verschobene Phase. Das scheint auch zu > funktinieren. > > Könntest du bitte dein funktionierendes ucf-File schicken? Hab hier eins gefunden, weiss aber nicht 100%, ob es das letzte ist, habe
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MiniLA Version MockUp
Anschlusstechnik spricht trotzdem dafür. Und mehr geht natürlich immer, aber obiges dürfte für 90% ausreichen. Luxus-Goodies: - Ein paar Ports auch als Ausgänge, z.B. zur I2C-Generierung - µC im FPGA, z.B. Actel SmartFusion Wenns in diese Richtung geht, sprich mehr als einen Nachbau
Firmware 1.7, 10ns, 3x aktive Pods und Run nicht getriggert). Wirkungsgrad des DC/DC Wandlers über 90%. Ich denke USB Versorgung kann in Betracht gezogen werden.
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Wie 8kByte ROM beim AX8-Softcore?
hoffe, die sind nicht ganz falsch. Genügt es, um 8kByte PROM adressieren zu können: a) in der Datei A90S2313.VHD die Konstante "ROMAddressWidth" von 10 auf 12 zu ändern und b) für hex2rom anstelle von "10l16x" den Paramter "12l16x" zu verwenden? Gruß, Benjamin
auch noch gut gebrauchen... Ich benutze WinAVR und werde dort dann mal den im Wiki erwähnten AT90S8535 einstellen. Wobei WinAVR/avr-gcc auch dann durchkompiliert und die hex-Datei erstellt wenn man die ROM-Größe des eingestellten Chips (hier dann AT90S2313) überschreitet.
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counter vhdl
habe und wenn das noch nicht klappt -> bitte den gesamten code in [/vhdl] + [vhdl] posten oder als .vhd anhängen.
dein programm ist 90 prozent wie meins es gibt ein problem was ich seit tagen lösen will die steigende flanke von nec signal zeigt den wert von der dem nextbit(dein signal) von den vorherigen nec signal ; der letzen
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Logicanalyzer für Pollin CPLD (HW+SW)
original project information. Nachdem ich dann ein neues Projekt angelegt hab und die Sourcen - la.vhd - uart_transmit.vhd, - analyzer.vhd - mem_control.vhd - arbiter.vhd - 9500.ucf hinzugefügt hab gibt es beim Fitten mehrere Stunden lang immer die beiden Fehler: ERROR:Cpld:837 - Insufficient
Geändert werden muss aber nur das uart transmit. Wenn ich mich nicht völlig verrechnet habe tut es die .vhd im Anhang. Als oszi habe ich einfach einen 50mhz genommen, genau wie der, der schon im sockel drin war. gibts z.b. bei conrad.
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Problem mit IDDR2 und Schieberegister
Testbenches mit angehängt, vielleicht hilft es bei der Fehlersuche?! TOPFILE.zip |---TOPFILE.vhd => tb_TOPFILE_IDDR2.vhd |--DIFF_CLOCK_IN.vhd |--DIFF_DATA_IN.vhd |--schiebereg.vhd => tb_schiebreg8bit.vhd VIELEN DANK!!
CLK0=>CLK0_BUF, CLK2X=>open, CLK2X180=>open, CLK90=>open, CLK180=>CLK180_BUF, CLK270=>open, LOCKED=>LOCKED_OUT, PSDONE=>open, STATUS=>open); end BEHAVIORAL;[/vhdl
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LVDS in ISE simulieren
CLK2X => open, -- 2X DCM CLK output CLK2X180 => open, -- 2X, 180 degree DCM CLK out CLK90 => open, -- 90 degree DCM CLK output CLKDV => open, -- Divided DCM CLK out (CLKDV_DIVIDE) CLKFX => open, -- DCM CLK synthesis out (M/D) CLKFX180 => open, -- 180 degree CLK
aber die Fehlermeldung, dass ich keinen Clock Port habe: [code] ERROR:HDLCompiler:245 - "tb_test2.vhd" Line 42. Binding entity lvds_clock_in does not have port clock [/code] Wie kann ich dem Simulator sagen, dass der Takt sich aus zwei Pads zusammen setzt? Der Syntax Check läuft problemlos durch