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Windows 10 - jetzt bekomme ich richtig Angst
system. Gleiches gilt für Alex. Liegt das Durchschnittsalter der Forinten hier tatsächlich bei über 90?? Ich habe ein hübsches altes Skatprogramm, 16 Bit, läuft nicht unter Windows 11, aber ganz easy in einer virtuellen Maschine. Da kann man toll Windows 2000 ausführen, ehemals mein Lieblingssystem
normalerweise so um die 6-8 Stunden Strom liefern. Mit Linux drauf, nur Konsole, also kein Desktop nur etwa 90 Min. Man, fand ich das damals Kacke..
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Hat einer gute Tutorials für FPGA?
Codierungstheorie: 30 * Computeror. Num Mathematik I: 60 * Hardware der Personalcomputer: 90 * Digitale Signalverarbeitung II 30 * Digitale Systeme 60 * Mikrorechentechnik 45 * Fehlerreduktionssystem 45 * Computeror. Num Mathematik
variable SRC_DIR_SPEC read_vhdl -library work $SRC_DIR_VHDL/src/vhdl/RAM16X1D.vhd read_vhdl -library work $SRC_DIR_SPEC/clock/dcm_sys.vhd } proc proc_regenallip {} { variable SRC_DIR_VHDL variable SRC_DIR_SPEC #clock manager #
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VirtualBox alte Snapshots neuer VM zuweisen
4 Snapshots am Laufen gehabt. Nun ist durch ein Stromausfall die VM nicht mehr zu starten, Fehler: VHD Dateien sind nicht vorhanden. Die Dateien sind aber da. Also habe ich in VirtualBox eine neue VM angelegt und auf die VHD verwiesen. Nun läuft die VM wieder aber in einem alten Zustand. Die Snapshots
T. schrieb im Beitrag #7571539: > Also habe ich in VirtualBox eine neue VM angelegt und auf die VHD > verwiesen. [...] > Kann ich die Manuell zuweisen oder so? Jetzt nicht mehr.
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Flipflop auf rising und falling edge triggern (XC9572XL)
mit Latches, d.h. selbsthaltende Logik mit set und reset Signal. Als Zähler werden direkt die um 90° versetzten 3,5 MHz Clocks /C1 und /C3 verwendet (leider kann man damit nur bis 3 Zählen und nicht bis 7). Das funktionierte am Ende auch "ganz gut" (TM). Dummerweise muss man dafür den Bus dann
(VHDL) Netzliste ist bei CPLDs nicht so umfangreich wie bei FPGA's. Falls du den gesamtem source (.vhd und *.ucf (pining, timing timing constraints)) zur Verfügung stellst, kann das sich hier jemand im Forum für dich machen. Mein Verständnis hier leidet etwas unter Widersprüchen in der Beschreibung
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Einen Softcore (AVR) an andere FPGA anpassen?
binfile r] fconfigure $fp -translation binary set bindata [read $fp] close $fp set filename simple.vhd set date [clock format [clock seconds] -format { %a, %Y-%m-%d, %H:%M }] set file [open $filename w] set script [info script] puts $file "library ieee;" puts $file "use ieee.std_logic_1164.all
wenige Resourcen zu verbrauchen. Wenn ich mich richtig entsinne laeuft sie im Anylogic maximal mit 90Mhz takt, ich lasse sie aber in der Regel deutlich langsamer laufen. Olaf
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Acer Laptop kennt keine Festplatte(n) mehr
PS To run ReactOS only from USB drive, download *LiveCD* (90,9mb) Versuch macht kluch https://reactos.org/
· Informationen zum Erstellen eines startbaren USB-Laufwerks, einer CD, einer ISO-Datei oder einer VHD für WinPE finden Sie unter WinPE: Erstellen eines startbaren USB-Laufwerks. (microsoft)
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microCore, ein Echtzeitprozessor in VHDL für FPGAs
git ist zum Einsehen und Nutzen. Die Dokumentation ist auch nicht mager. Erster Tipp: in fpga.vhd:156 (und nicht nur dort) [vhdl] sema_proc : PROCESS (clk, reset) BEGIN IF reset = '1' AND async_reset THEN flags(f_sema) <= '0'; ... [/vhdl] 1. Du verwendest zwei asynchrone Resets
Frontend auch für Stackallokation umgeschrieben werden. Das Ergebnis war ausgesprochen ermutigend, ca. 90% der lokalen Variablen konnten auf dem Datenstack gehalten werden mit entsprechenden Stackoperationen. Beim letzten größeren Einsatz von uCore für den MERLIN Satelliten waren wir zu dem Schluss gekommen
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MosFet VHD90
Kurze Frage: Hat jemand noch ein Datenblatt für den FET VHD90 oder die Eckdaten ? Danke im voraus
wie Digi-Key gesucht und bin immer wieder auf "www.alldatasheet.net" mit dem Ergebnis "STV ohne HD90" gestoßen. Dank Rainer findet meine Suchmaschine jetzt auch mit dem eintrag "VHD90" die information. Dafür noch mal danke an Rainer.
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Gibt es ein Epoxidharz, das bei der Verarbeitung geruchsneutral ist?
hash=item4b64bb4d81:g:fLEAAOSwgqNdg4WM&amdata=enc%3AAQAFAAACcBaobrjLl8XobRIiIML1V4Imu%252Fn%252BzU5L90Z278x5ickkn%252FxOjUWJaPS4k7WidNakSXE8hvOJrLchEA78uHBH1XdGHFMxf91GyugynYCL7xAvI7bOSoRiTBQMJzX1P1BilKjxV9hft8g2G%252FfOqIM6eZ8qnw92GQvJ7qHVVGse6bVLEV78CF6ioMd%252F1H7DCeJkW0Lw9CKnBGPHekSGVQzZTY80FVUKwPcWUmz2GTDWfYujGAJlbMvBRMxrmkGAs1jfI
252BSANhhttCqaqjwKsakRVnHkxGlosZXwhV4nltHGXB8eKf1P%252FCNuhWuVQEnj0fHLDhNAd5qu8BUFiHC4ehp0%252FwgTUMTYCFlbvims7rK814CcxVHdQr7%252BcVVSRwAK5mZQA0SKiil1zOyfgaIyp3JoLnk%252FnY4ZdXFAoqVkF4PdUunCKx9Tlubpjuka61IaRHUU5qP7UBpQZbLDqhRbQpxLNsI2PhArabGtAp6tv3NYCq6PejWgl1CnZhSZ5GxbU8RoJDnkRrsYsHwR2Ou9pOdJugzXs6ewc5XADP3RW0Fb5DDuupf4ujUCz3to1oRgNTQVJ
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Win10 schützen - Wie?
80er noch die (würde wohl besser passen die ja die Jugend angeblich die beste Zeit sein soll...) 90er Jahre können als Höhepunkt des menschlichen Schaffen (auch nicht in der Musik ) und perfekten miteinander bezeichnet werden, genauso wie auch nicht die heutigen Zeiten und ganz bestimmt nicht die 50er
hatten die Endung .charming hinten dran und in jedem Verzeichnis befand sich der Erpresserbrief. Die VHD(x) Dateien hat der Trojaner nicht angefasst, so das nach zwei Stunden ohne Rücksicherung alles wieder lief, denn auf der Kiste laufen nur zwei virtuelle Server und Daten gibt es dort nicht. Bei Firmennetzwerken
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Parallel to SPI Interface-Chip?
----------------------------------------------------------- -- -- FileName: spi_master.vhd -- Dependencies: none -- Design Software: Quartus II Version 9.0 Build 132 SJ Full Version -- -- HDL CODE IS PROVIDED "AS IS." DIGI-KEY EXPRESSLY DISCLAIMS ANY -- WARRANTY OF ANY
Es war für mich damals Mitte der 90er das Problem, auf einer kleinen VME-Bus-Platine ein PLL-IC seriell anzusteuern. Da waren auch 74xx299 beteiligt, das ATV750 hat damit die Daten parallel vom VME-Bus übernommen und als SPI rausgeschoben
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Eagle Demo-Video auf Autodesk - lol
interressant finde sind die Kosten. Mir ist aufgefallen in USA 100$/Year und in Deutschland 130,90€/Jahr (standard Version). Seltsamer Wechselkurs. Könnte man doch eigentlich in USA kaufen oder ? (ahh sorry mieten)
das beste für alle. Wenn der "Hobbybastler" nicht mit 2 Lagen und 10x10 dm² auskommt oder keine 9,90/Monat für ne Software latzen kann soll er halt das machen.
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Eigenen 8-Bit-Prozessor realisieren
den Picoblaze von Xilinx an, der ist top! Da ist auch alles erklärt und es gibt eine vollständige VHD-Beschreibung. >->Sollte ich so ein Vorhaben mittels eines FPGA bzw. mit VHDL >realisieren, Ist sinnvoll. > oder tut es ein einfaches Simulationsprogramm, wie Logisim >auch? Kann sein
man einen Befehlssatz und einen > ASM, oder Compiler. Das wäre was gewesen für ein Projekt der 90er. Ich würde im Traum nicht mehr auf die Idee kommen, eine CPU zu bauen. Wozu? MAn kriegt sie ja am Ende hin, hat aber nichts Gescheites. Wenn, müsste es eine Spezial-CPU- sein, die eine Sonderaufgabe
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VHDL Grundlagen : Rechnen
simple_bench/data U : Driver Implicit process at D:/vhdl/inout_sim/inout_sim.srcs/sources_1/new/simple.vhd:6 1 : Driver /simple_bench/line__23 at D:/vhdl/inout_sim/inout_sim.srcs/sim_1/new/simple_bench.vhd:23
ich folgendes ausprobiert, in dem ich ein paar Module erzeugt habe. MACHX02_topLevelChipAdapter.vhd <=> main.vhd <=> onePinAdc.vhd Das "inout"-Signal vom onePinAdc ziehe ich bis zum topLevelChipAdapter durch, der die zentrale Pin-Routingstelle ist. Da ja der Übergang zwischen den Modulen innerhalb
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CPU in VHDL designen
t_codewrd8b is instruction(17 downto 10); 88 89 --immediate (direct) operand - constant 90 alias immediate : std_logic_vector(7 downto 0) is instruction(7 downto 0); 91 92 --adress of destination register 93 alias reg_Sx : std_logic_vector(3 downto 0) is instruction(11 downto
werden. Das sieht man schön bei der im ersten Beitrag von mir erwähnten MCPU in der Datei "tb02cpu2.vhd". Die Ausführung erfolgt dort auch in zwei Schritten und gesteuert wird das über einen endlichen Automaten, der für jeden Schritt und jeden Befehl einen eigenen Zustand hat. Das alles lässt sich
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VHDL Grundlagen Tonerzeugung
das Einbinden auch funktioniert: https://github.com/hanshuebner/rekonstrukt/blob/master/vhdl/adsr.vhd
designed wurde. Das gilt auch für elektronische Musikinstrumente: Bei vielen Klangerzeugern der 80er und 90er schlägt sich ein schwaches Netzteil, eine unzureichende Entkopplung, Übersprechen, einfache nichtlineare Verstärker und sonstige Verzerrungen nieder.
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SID-Player ARM/FPGA?
Muss ich mal vergleichen :) https://github.com/MEGA65/mega65-core/blob/master/src/vhdl/sid_6581.vhd Michael H. schrieb im Beitrag #5007694: > Für etwaige Detailfragen zu einer Emulation stünde ich > jedoch zur Verfügung. Darauf komme ich sicher zurück! z.B. hatte ich einen Quelloffenen
gibt keinen Dezimal-Modus https://github.com/Feuerwerk/fpgaNES Die relevanten Dateien sind cpu.vhd, common.vhd sequencer.vhd Viel Erfolg mit deinem Projekt Christian
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VIVADO 2017.1
begnügt man sich nebst schwarz mit zweieinhalb Farben, die man sich offenkundig von Layoutprogrammen der 90er abgeguckt hat. Sehr kreativ. Was man sich bei diesen Programmen aber ruhig mal hätte abgucken können, nämlich, dass man beim Anklicken eines Signals / Objekts in der Netlist automatisch selbiges
others' clause is needed [D:/vhdl/TEM_uni_5_stream/TEM_uni_5_stream.srcs/sources_1/TEM_uni_5_adc_stream.vhd:206] [vhdl]with ADC_select select ADC_data <= fifo_counter when "000", AD7356_1_data when "001", AD7356_2_data when "010", AD7356_3_data when "011", AD7356_4_data when "100
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Befehlssatz der bo8-CPU - was ist gut, was ist schlecht
emul.c.txt:237: ./soft/steu.c.txt:755: ./soft/steu.c.txt:757: ./soft/steu.c.txt:763: ./vhdl/cpu.vhd.txt:394: ./vhdl/cpu.vhd.txt:742: ./vhdl/fcpu.vhd.txt:394: ./vhdl/fcpu.vhd.txt:742: [/code]
#5402321: > Im VHDL Code ist es noch viel schlimmer. > Da gibt es mehrere Dateien, die zu mehr als 90%, Hier gilt dasselbe wie beim C-Code. > teilweise sogar 100% gleich sind. Ist richtig bei ks3a.vhd und ks3e.vhd für das S3A- und S3E-Board und hat den Grund, dass es die Dokumentation vereinfacht
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negative Referenzspannung für AD5791 (20bit DAC) aus LTC1043 oder Vishay Divider?
Anja schrieb im Beitrag #4385522: > Du meinst sicher VHD200 (D wie dual) für den Teiler oder? > Ich denke das meiste Geld kann man sparen wenn man die Absolut-Toleranz > bei 0,1% für die Einzelwiderstände beläßt. Ja meine ich und ja, ich habe auch 0,1%
7V *3, aber dann braucht es wieder einen super stabilen 1:3 Teiler :( Bin sehr gespannt auf die VHD200 und wie da die Messungen über einige Stunden mit einem LTC2057 aussehen werden :) Viele Grüße Philipp
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Design mit verschiedenen libs und irun compilieren
./cds.lib ~/design/vhd/input.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/output.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/wrapper.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/fifo.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/fsm.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/top_design.vhd
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Z180-Stamp Modul
in Auftrag geben. 10 Stück würden dort derzeit mit E-Test, Lötstopplack und Bestückungsaufdruck 15.90$ kosten.
Buchsenleisten/VA/BL1332/index.xhtml Heute man das Angebot. 50 Stück 381.80 EUR + MwSt. 100 Stück 190,90 EUR + MwSt. 1,90 das Stück würde ja noch gehen, doch wer benötigt 100 Stück? Bei zwei Stamp Modulen sind es gerade 4 Leisten, müßten sich also 25 Interessenten finden.
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ax8 soft core auf Spartan 3AN Devboard, Probleme mit erstem Testprogramm und Simulation
. Im Makefile als target at90s2313 und 50 MHz angegeben - Hexdatei mit hex2rom von diesem site umgewandelt: ./hex2rom test.hex ROM2313 10b16x > ROM2313.vhd - ROM2313.vhd dem Projekt hinzugefügt - Constraints file ucf clk mit 50
Hallo Duke, Danke für die Antwort. Ich habe herausgefunden dass der AT90S1200 nicht mit dem C-compiler funktioniert. Man kann mit diesem nur assembler verwenden. Deshalb wollte ich den AT90S2313 probieren. Ich benutze als Simulator ISim aus dem WebPack 14.2. Ich sehe an
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VHDL timing in GMII auf Spartan6
Da war doch was mit 90° verschobenem Takt am Marvell Phy, oder? Und nimm für die Taktumschaltung, falls die wirklich nötig ist, einen Clock Mux. Und erzeuge alle Takte mit den MMCMs, per Inverter negieren ist recht böse.
Christian R. schrieb im Beitrag #3512069: > Da war doch was mit 90° verschobenem Takt am Marvell Phy, oder? Sehe eigentlich keinen 90° Takt.
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Frage zum Sparten 3A
schue dir mal die generate anweisung an. Beispiel Großes shiftregister: [vhdl] --eThermalload.vhd library ieee; use ieee.std_logic_1164.all; library UNISIM; use UNISIM.VComponents.SRLC32E; use UNISIM.VComponents.FDD; entity eThermalLoad is generic ( G_NUMBER_FF : integer := 1000
in std_logic; RST : in std_logic; CLK0 : out std_logic; CLK90 : out std_logic; CLK180 : out std_logic; CLK270 : out std_logic; CLK2X : out std_logic; CLKDV : out std_logic; LOCKED : out std_logic);