Hallo, gibt's EMV-Probleme wenn Leitungen zw. dem uC und einem SMD-Kondensator vom Quarz zweimal über Durchkontaktierungen gehfürt werden? MfG Senmeis
Es wird immer EMV-Probleme geben, je länger die Leitung um so größere. Wie viele Vias dazwischen liegen wird da keine sehr große Rolle spielen.
Ich bin bei weitem kein Experte auf diesem Gebiet, aber ist es nicht so, dass man ein Via (90° Knick vom Waagerechten zur Senkrechten) als eine Art Reflexionsschicht sehen kann? Ich dachte dies sei u.A. ein Grund dafür warum Leiterbahnen i.d.R. keine rechtwinkligen Knicke haben sondern die Winkel gebrochen sind, z.B. 45°. Teilweise findet man Signalleitungen sogar als Kurven ausgeführt... Vielleicht liege ich aber auch absolut falsch. Schöne Grüße, Alex
@Alex: Nee, das mit den 90° Knicken ist aus nem anderen Grund. Stell dir vor, du fährst mit deinem Auto mit hoher Geschwindigkeit um eine 90° Kurve. Da landest du höchstwahrscheinlich irgendwo im Nirvana ;) Genau das passiert mit den Elektronen, wenn die um einen 90° Knick müssen. Speziell bei hohen Frequenzen. Wird die Kurve aber als 2 x 45° ausgeführt, dann ist das für die Elektronen weniger ein Problem... Ideal wäre eine runde Form.
All diese Effekte spielen ernsthaft aber erst ab f>500MHz eine Rolle. Der Grund warum man es bei NF Schaltungen trotzdem macht liegt eher in der Fertigungstechnik. Dort löst sich der Lack bei 90°Winkeln eher als bei 45° Winkeln ab. (Weswegen man Winkel <90° auch nach aller Möglichkeit verhindern sollte.) Und wenn sich so ein Lackstückchen ablöst und sich woanders auf der Platine absetzt gibt das u.U. Kurzschlüsse oder Leerläufe die so nicht gewollt sind. Viele Grüße, Martin L.
Hi! Dein Quarz schwingt normalerweise auf seiner Frequenz ohne Oberwellen. Signalleitungen, welche die 45°-Knicke haben, sollen aber zumeist schöne steile Flanken übertragen können. Das ideale Rechteck braucht dazu ja unendlich viele Oberwellen. Bei harten Knicken gibt es Reflektionen, die einige Oberwellen auslöschen. Durch die Knicke wird das Signal also verschliffen. Dass dies jetzt EMV-technisch wiederrum nicht schlecht sein muss, steht auf einem anderen Blatt. Signalform ist super - viel EME, wenig EME - Signalform muss weicher sein, mehr sinusförmig. Typischer Zielkonflikt. Bei Quarz sind eher kurze Leitungen wichtig. Sonst wird der Oszillatorkreis nicht stabil, es gibt Anschwingprobleme oder er fängt sich Störungen ein. Bei einem Quarz sind die Vias also unkritisch. Für hochfrequenze Signalleitungen sollte man den Layer nicht öfters wechseln als nötig. Die Fertigung der PCBs spielt auch eine Rolle. 90° Ecken lassen sich nicht so schön ätzen. Es ist immer ein Radius. Bei 45° fällt der fast nimmer auf. Mit Lötstopplack hat das aber eher nix zu tun. Gruß RoK
Du sagst, bei Quarzen (und die sind ja doch relativ empfindlich) spielen die Vias keine Rolle. Was hältst du davon, wenn man USB-Signale (also D+ und D-) durch Vias führt? Immerhin hat USB 2.0 ja angeblich 480 (?) MBit. Ebenso beim Ethernet: Darf man die RX+/RX- und TX+/TX- Signale vom PHY durch Vias führen? Ich bin nämlich grad sowas am Layouten (Also USB und Ethernet) und ich bin mir nicht sicher, wie sich die Vias auswirken.
@Tobias Plüss (hubertus) >Du sagst, bei Quarzen (und die sind ja doch relativ empfindlich) spielen >die Vias keine Rolle. Spielen sie praktisch auch nicht. Quarze schwingen auf ihrer Grundwelle bis max. ~25MHz. >Was hältst du davon, wenn man USB-Signale (also D+ und D-) durch Vias >führt? Geht auch. > Immerhin hat USB 2.0 ja angeblich 480 (?) MBit. High Speed USB ja. Aber die meisten USB Sachen (FTDI & Co) Machen nur 12 Mbit/s. Ist auch USB 2.0 ;-) >Ebenso beim Ethernet: Darf man die RX+/RX- und TX+/TX- Signale vom PHY >durch Vias führen? Ja. Das kann und muss man sogar bei 10 Gbit Ethernet. Und es funktioniert gut. OK, Dort muss man dann schon bissel auf die Geometrie achten ;-) >Ich bin nämlich grad sowas am Layouten (Also USB und Ethernet) und ich >bin mir nicht sicher, wie sich die Vias auswirken. Mach sie klein vom Durchmesser (0,5mm oder weniger) und es passt. MfG Falk
Autor: Tobias Plüss (hubertus) Datum: 31.07.2008 12:26 >@Alex: >Nee, das mit den 90° Knicken ist aus nem anderen Grund. >Stell dir vor, du fährst mit deinem Auto mit hoher Geschwindigkeit um >eine 90° Kurve. Da landest du höchstwahrscheinlich irgendwo im Nirvana >;) Genau das passiert mit den Elektronen, wenn die um einen 90° Knick >müssen. Speziell bei hohen Frequenzen. >Wird die Kurve aber als 2 x 45° ausgeführt, dann ist das für die >Elektronen weniger ein Problem... Ideal wäre eine runde Form. Ich fürchte mal das war ernst gemeint. Wenn ich mich nicht sehr täusche ist diese anschauliche Erklärung ganz großer Unsinn, denn die Driftgeschwindigkeit von Elektronen in einem Leiter bei anliegender Gleichspannung beträgt bekanntlich nur wenige Millimeter pro Sekunde. Bei hohen Frequenzen wird die Geschwindigkeit der Elektronen wohl kaum höher sein. (Bei geringerer Elektronendichte, also z.B. in Halbleitern, ist die Geschwindigkeit in der Tat wesentlich höher -- aber PCB Leiterbahnen sind ja Leiter.)
> Wenn ich mich nicht sehr täusche ist diese anschauliche Erklärung ganz > großer Unsinn Der erste Teil des Satzes impliziert aber, dass du dir selber nicht zu 100% sicher bist. Na?
Ein Via hat eine gewisse Kapazität und kann sich sehr wohl auf Quarzsignal und sonstige Signale auswirken !
Hi! Ein Via wird bei Quarzfrequenzen (ca. bis 25Mhz) eher induktiv sein. --> Es wirkt sich sicher auf die Signale aus. Die Frage ist nur, ob's stört. Und ja, "Ecken" in Leiterbahnen sind bei hohen Frequenzen manchmal sehrwohl ein Problem! Dort gibt es Reflexionen, deshalb sind HF-Schaltungen auch immer mit "Rundungen" geroutet. Das liegt daran, dass sich der Wellenwiderstand an einem Eck ändert, da die HF-auch Teile "ausserhalb" der Leitung "sieht". Ob dieser Effekt stört, hängt natürlich auch vom System und der Frequenz ab. Allerdings spielt das bei Quarzfrequenzen eher keine Rolle.
Autor: Tobias Plüss (hubertus) schrieb: >Der erste Teil des Satzes impliziert aber, dass du dir selber nicht zu >100% sicher bist. Na? Die Frage ist doch, wo Du diesen Blödsinn, Elektronen mit Autos zu vergleichen her hast? Selbst ausgedacht?
Die Zentripetalkraft bei scharfen Kurven und hohen Geschwindigkeiten ist schon enorm ! Auch das Fliegen aus der Kurve, dem gemeinen Elektroniker als Übersprechen bekannt, darf man nicht ignorieren ! Am schlimmsten sind aber die Hüpfer, die einfach von der Leiterplatte springen und so für schlechte Effektivität und Umweltstörungen sorgen. Diesem Phänomen, auch unter dem Namen EMI bekannt, kann durch rauhe Mengen von Stoplack entgegengewirkt werden. Einen sorgenfreien Montag !
@Falk: Mal noch ne andere Frage: Wenn du eine 4lagige Platte hast. Wie verbindest du dann eine Kupferfläche auf dem Top-Layer mit dem VCC-Layer? Mal angenommen, mein Spannungsregler, der die Schaltung versorgt, sitzt auf dem Top-Layer. Also den verbindet man über Vias, ist schon klar. Aber: nimmt man dazu 1 grosses Via, oder einfach mehrere kleine? Wie hängt die Viagrösse mit dem max. Strom zusammen? Gibts da ne Faustregel? Und noch eine Frage: Wieder ausgehend von der 4lagigen, imaginären Leiterplatte. Angenommen, die Schaltung funktioniert mit 5V (VCC Layer ist mit 5V verbunden). Jetzt kommt aber noch ein FPGA drauf, der nur 1.2V verträgt. Dummerweise hat der ziemlich viele VCC-Anschlüsse. Wie verbindest du die? Kann (darf) man unter dem FPGA den VCC-Layer unterbrechen und da eine Fläche einbauen, die mit diesen 1.2V versorgt wird? Oder macht man das effektiv so, dass man jeden VCC-Anschluss des FPGAs mit einer Leiterbahn verbindet? Fragen über Fragen... ;) Gruss
@Tobias Plüss (hubertus) >Also den verbindet man über Vias, ist schon klar. Aber: nimmt man dazu 1 >grosses Via, oder einfach mehrere kleine? Kommt drauf an. Meist mehrere Mittelgrosse. ;-) Sehr kleine Vias kosten mehr (in grossen Stückzahlen), weil der Bohrer teuer ist. Grosse brauchen viel Platz und haben relativ wenig Kupfer drin, aber viel Luft. Also Mittelgrosse. Irgendwas zwischen 0,5..1mm würde ich mal sagen. >Wie hängt die Viagrösse mit dem max. Strom zusammen? Gibts da ne >Faustregel? Hab ich im Moment nicht parat. Man kann so eine Via in erster Näherung als einen hohlen Kupferzylinder mit ca. 25um (?) Kupferdicke betrachten. Dann rechne mal den Querschnitt und Widerstand aus. >verbindest du die? Kann (darf) man unter dem FPGA den VCC-Layer >unterbrechen und da eine Fläche einbauen, die mit diesen 1.2V versorgt >wird? Ja, das ist der normale Weg. Komplette Vcc Layer für nur eine Spannung sind heute selten und SEHR luxeriös. Braucht auch keiner wirklich. > Oder macht man das effektiv so, dass man jeden VCC-Anschluss des >FPGAs mit einer Leiterbahn verbindet? Besser nicht. MFG Falk
@Falk: Danke für die Info. > Ja, das ist der normale Weg. Komplette Vcc Layer für nur eine Spannung > sind heute selten und SEHR luxeriös. Braucht auch keiner wirklich. Wenn man jetzt ne 4lagige Leiterplatte baut - darf man dann auf den inneren Layern sogar einzelne Leiterbahnen verlegen, oder sollte man die innteren Lagen wirklich nur für die Spannungsversorgung brauchen?
@Tobias Plüss (hubertus) >Wenn man jetzt ne 4lagige Leiterplatte baut - darf man dann auf den >inneren Layern sogar einzelne Leiterbahnen verlegen, Kann man. Aber nicht an kritischen Stellen, wo HF-Signale auf den normalen Layern laufen. Das kann schief gehen, weil dann der Rückleiter unterbrochen ist. MFG Falk
Wie, der Rückleiter ist unetrbrochen? Hast du eigentlich schonmal Probleme mit Signallaufzeiten bekommen? So, dass du die Leiterbahnen mäanderförmig verlegen musstetst, dass die alle gleich lang sind? Da auf meinem Board, das ich baue, USB vorhanden sein wird interessiert mich natürlich, ob bei USB sowas schon nötig ist. In einer AppNote von NXP stand nämlich "The USB differential pair signals should be length matched" oder sowas.
@Tobias Plüss (hubertus) >Wie, der Rückleiter ist unetrbrochen? Der direkte Masseweg, siehe Wellenwiderstand. >Hast du eigentlich schonmal Probleme mit Signallaufzeiten bekommen? Jain. > So, dass du die Leiterbahnen mäanderförmig verlegen musstetst, dass di>e alle >gleich lang sind? Hab ich mal gemacht bzw. machen lassen. DDR-RAM@155MHz. >Da auf meinem Board, das ich baue, USB vorhanden sein wird interessiert >mich natürlich, ob bei USB sowas schon nötig ist. Na dann lies mal oben den Artikel und rechne mal. > In einer AppNote von >NXP stand nämlich "The USB differential pair signals should be length >matched" oder sowas. Das steht immer und überall, als Absicherung gegen Deppen, die aus unerfindlichen Gründe die Signale um die halbe Platine wickeln. MFG Falk
> Das steht immer und überall, als Absicherung gegen Deppen, die aus > unerfindlichen Gründe die Signale um die halbe Platine wickeln. Ach so. Dann wird das bei mir wohl kein Problem geben, denn ich hab die USB-Signale als allererstes geroutet (weil relativ weiter Weg zum Stecker). Sind beide bolzengerade und parallel. Dann wird das wohl passen ;) Danke für den Hinweis auf den Artikel.
Hey Falk, habe mir grade mal das Datenblatt eines Cyclone III FPGAs angeschaut (Altera). Ich wollte mich mal über die rise und fall time kundig machen, da ich so nen FPGA verbauen will. Ich habe aber nur die rise und fall time vom LVDS Channel gefunden, und die beträgt angeblich 500 ps. Kann es dann sein, dass meine max. Leitungslänge nur noch 14 mm beträgt, dass keine Reflexionen auftreten? Das kann ja wohl nicht wahr sein. Was sagst du dazu?
@Tobias Plüss (hubertus) >time vom LVDS Channel gefunden, und die beträgt angeblich 500 ps. Kann >es dann sein, Es IST so. > dass meine max. Leitungslänge nur noch 14 mm beträgt, dass >keine Reflexionen auftreten? Das kann ja wohl nicht wahr sein. Warum nicht? Die LVDS IOs sind für 1 GBit/s ausgelegt. > Was sagst du dazu? Wemm an die hohen Geschwindigketien braucht ist das OK. Wenn man sie nicht braucht, macht das ziemliche Probleme ;-) MFG Falk
Naja, LVDS will ich sowieso nicht einsetzen. Der FPGA soll lediglich als Multifunktions-Peripheriebaustein funktionieren. Also 'normale' 3.3V I/Os, nix mit RSDS oder LVDS. Was ist denn mit den ganzen Eval-Boards die es gibt? Rein von dem her, was auf den Photos erkennbar ist, die man zuhauf im Internet findet, sieht das aus, als ob da die Leitungen auch länger als 14 mm wären.
@Tobias Plüss (hubertus) >Naja, LVDS will ich sowieso nicht einsetzen. Der FPGA soll lediglich als >Multifunktions-Peripheriebaustein funktionieren. Also 'normale' 3.3V >I/Os, nix mit RSDS oder LVDS. Die IOs sind aber trotzdem so schnell. Man kann die in geringen Grenzen langsamer machen, üder die Konfiguration. Sind dann aber immernoch sauschnell. >Was ist denn mit den ganzen Eval-Boards die es gibt? Rein von dem her, >was auf den Photos erkennbar ist, die man zuhauf im Internet findet, >sieht das aus, als ob da die Leitungen auch länger als 14 mm wären. Sicher. Warum auch nicht? MFG Falk
Meinst du es gibt groben Ärger, wenn man die Leiterbahnen länger als 14 mm macht? Bzw. Kann das Design dann noch funktionieren?
@Tobias Plüss (hubertus) >Meinst du es gibt groben Ärger, wenn man die Leiterbahnen länger als 14 mm macht? Kommt drauf an. > Bzw. Kann das Design dann noch funktionieren? Da es in vielen Schaltungen 14mm Leitungslänge deutlich überschritten werden, würde ich sagen dass es funktionieren kann ;-) Aber wie bereits gesagt, man sollte nicht krampfhaft die schnellsten ICs nehmen die es gibt. Weniger ist manchmal mehr. MfG Falk
> man sollte nicht krampfhaft die schnellsten ICs > nehmen die es gibt. Weniger ist manchmal mehr. Ist schon klar, aber langsame FPGAs gibts wohl nicht (würde ja auch wenig Sinn machen)...
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