Hallo, Ich wollte demnächst mit dem Design meiner ersten großen Platine anfangen. Drauf sollen unter anderem ein FPGA, SDRAM,... Angestrebte Taktfrequenz ist 60MHz. Wenn es schneller läuft wäre das nicht schlecht, ist aber nicht erforderlich. Jedenfalls sollte man bei 60MHz schon so einige Dinge beachten. Dazu habe ich ein Buch gelesen und hoffe jetzt wenigstens grob zu wissen was ich tue. In der Praxis gehen jetzt aber die ersten Schwierigkeiten los: Ziel ist eine 4 Layer Platine, da mehr Layer mir zu teuer sind. Der Lagenaufbau der in meinem Buch empfohlen wird ist: 1) Kritische Signale 2)GND 3) VCC 4) sonstige Signale. Da ist das erste Problem. Ich will einen Spartan 3 FPGA verwenden und der hat ja schon alleine 3 verschiedene Spannungen. Welche nehme ich da für die VCC Ebene? Ich würde vermuten die Spannung, die die größten Stromänderungen hat. aber welche ist das? Die für die IOs? Oder soll ich besser gar keine durchgehende Ebene machen sondern das unter der FPGA in einzelne Bereiche aufteilen? Das andere Problem ist die Impedanz richtig fest zu legen. Bisher habe ich meine Platinen immer im Pool-Service bei QPCB bestellt. 4 Layer können die ja auch. Nur steht da bei Lagenaufbau: "nicht festgelegt (wird je nach Panelausführung optimiert)". Wenn ich nicht weiß wie groß der Abstand zu der GND Ebene ist kann ich ja die Impedanz nicht wirklich so designen wie ich sie haben will. Muss ich da einen anderen Anbieter aussuchen? Ist eine Platine in solchen Fällen überhaupt bezahlbar? Viel mehr als 100€/dm² wollte ich nicht ausgeben. Auch das ist schon viel Geld für einen Studenten. Mal nebenbei, was ist eine Panelausführung?? Die letzte Frage geht um die Taktversorgung. Wenn ich eine FPGA und 2 10-Bit ADCs mit einem 50MHz Takt versorgen will, kann ich da einfach sternförmig vom Quarzoszillator mit Serienterminierung ausgehen? Oder entsteht dann durch die nie perfekte Terminierung und die Verzweigung zu viel Jitter, sodass die Qualität der ADC Daten schon beeinträchtigt ist? Gibt es spezielle Treiber mit denen man den Takt verteilen kann? Hat da vielleicht jemand eine Bezeichnung parat? Dann steht im Datenblatt dass der Takt des ADCs maximal 1 ps RMS Jitter haben darf. In einem Datenblatt von einem Quarzoszillator habe ich jetzt angaben Phase Jitter typ <2ps und Period Jitter max 25 ps gefunden. Welche Angabe von diesen beiden muss jetzt <= 1ps sein? Viele Grüße, Christian
Da würd ich erstmal mit einer kleinen Testplatine anfangen, um die Parameter messen zu können. Panel = Nutzen = Pool = verschiedene Leiterplatten werden auf einer grossen Platine zusammengefasst und als ein Teil gefertigt.
@Autor: Christian H. Baust Du etwa meine Schaltung nach? Da muss ich mich ja ranhalten, sonst überholst Du mich noch. Aber im Ernst: Das sind zum großen Teil auch meine Probleme, ich mache auch gerade meine erste 4 lagige Platine mit einem FPGA. Signale unten und oben, innen GND und Power. Wobei Power im wesentlichen 3.3V ist. Alles CMOS 3.3V ohne Terminierung. Bei max. 5 cm Leitungslänge für die Digitalsignale (Takt nur 3,5 cm) wird es wohl funktionieren. Ich denke wenn man eh keine Terminierung verwendet kommt es auf den Wellenwiderstand der Signalleitungen nicht so an. Ich führe die schnellen Signale aber immer über GND oder über die Power-Plane. Takt: Ich habe einen Taktgenerator mit 1ps Jitter (ca 20 Euro) über ganz kurze Leitung an die zwei ADCs.
>habe ich ein Buch gelesen Gutes Buch zum Thema würde mich interessieren. Welches hast Du? >Gibt es spezielle Treiber mit denen man den Takt verteilen kann? Die machen wohl alle zu viel Jitter. Als Alternative gibt es diese Clock-Synthesizer, mit mehreren Ausgängen -- 70 Seiten Datenblatt und mehr als ein Watt Leistungsverbrauch.
Buchtip: A Handbook of Black Magic http://www.sigcon.com/bookHSDD.htm wenns wirklich um 1ps Jitter geht.
@ Christian H. (cavorca) >Lagenaufbau der in meinem Buch empfohlen wird ist: 1) Kritische Signale >2)GND 3) VCC 4) sonstige Signale. Passt in etwa. >besser gar keine durchgehende Ebene machen sondern das unter der FPGA in >einzelne Bereiche aufteilen? Ein kompette Ebene für EINE Vcc ist sowie unsinniger Luxus. Teile die Ebene in mehrere Inseln auf, das passt. ggf kann man dort auch Signale routen. >können die ja auch. Nur steht da bei Lagenaufbau: "nicht festgelegt >(wird je nach Panelausführung optimiert)". Wenn ich nicht weiß wie groß >der Abstand zu der GND Ebene ist kann ich ja die Impedanz nicht wirklich >so designen wie ich sie haben will. Wird bei 4 Lagen eh nicht sooo doll, weil die 50 Ohm Leiterbahnen dann arg breit werden. Pi mal Daumen ist die nämlich so breit wie der Abstand zur Massefläche, macht bei 1,5mm Gesamtdicke und vier Lagen ~0,5mm, ne Autobahn ;-) >Muss ich da einen anderen Anbieter aussuchen? Nein. Wenn du deine Leitungen kurz hältst kommt man mehr oder weniger auch ohne genaue Impedanzen aus. Bis auf wenige kritische Signale wir Takte, Strobes etc. >Die letzte Frage geht um die Taktversorgung. Wenn ich eine FPGA und 2 >10-Bit ADCs mit einem 50MHz Takt versorgen will, kann ich da einfach >sternförmig vom Quarzoszillator mit Serienterminierung ausgehen? Jain. Das belastet den Ausgang doch schon ziemlich. Besser wäre ein 3:1 Takttreiber, siehe Wellenwiderstand bzw. SDRAM Timing. >entsteht dann durch die nie perfekte Terminierung und die Verzweigung Welche Verzweigung? >viel Jitter, sodass die Qualität der ADC Daten schon beeinträchtigt ist? Kommt drauf an. Versauen kann man's immer ;-) >Dann steht im Datenblatt dass der Takt des ADCs maximal 1 ps RMS Jitter >haben darf. Was schon VERDAMMT wenig ist. Was für ein tolles Teil ist das denn? > In einem Datenblatt von einem Quarzoszillator habe ich jetzt >angaben Phase Jitter typ <2ps und Period Jitter max 25 ps gefunden. Klingt realistisch, wob das teilweise auch arg geschönt wird. >Welche Angabe von diesen beiden muss jetzt <= 1ps sein? Gute Frage. MFG Falk
Bensch wrote: > Da würd ich erstmal mit einer kleinen Testplatine anfangen, um die > Parameter messen zu können. Welche Parameter meinst Du denn? Eigentlich sollte sich ja alles vom Hersteller und durch Simulationen erfahren lassen. Stefan Salewski wrote: > Baust Du etwa meine Schaltung nach? keine Ahnung, was baust Du denn? Sowas in der Richtung bauen ja viele... > Da muss ich mich ja ranhalten, sonst überholst Du mich noch. Sicher nicht. Das Projekt existiert schon seit Jahren. 2007 hatte ich mir schon vorgenommen fertig zu werden... > 3.3V ohne Terminierung. Bei max. 5 cm Leitungslänge für die Ich werde schon alleine, weil man sich mit der Pin Zuweisung auch mal vertun kann, in jede Leitung einen Serienwiderstand einbauen. > Ich habe einen Taktgenerator mit 1ps Jitter (ca 20 Euro) über ganz kurze > Leitung an die zwei ADCs. Hast Du einen Link? Stefan Salewski wrote: > Gutes Buch zum Thema würde mich interessieren. Welches hast Du? Ich habe EMV-Design Richtlinien von Föste und Öing. Ob es gut ist weiß ich nicht, da ich nicht viel vergleich habe. Gut finde ich: - Sehr viel simuliert und vorgerechnet, also nicht nur Aussagen wie: Man macht das so, weil man es so macht. Oder schaden kann es ja nicht. - Sehr viele Literaturangaben, wenn man mal etwas genauer nachlesen will. (Habe ich aber bisher nie gemacht) Weniger gut finde ich: - Oft sehr knapp. Im Kapitel über Gehäuse z.B. Dort wird erklärt, dass praktisch die einzigen Möglichkeiten für EM-Strahlung ins Gehäuse zu gelangen Öffnungen und eingeführte Kabel sind. Wie man jetzt praktisch die Kabel möglichst störungsarm in das Gehäuse führt wurde nicht erläutert Ich habe auch vor einiger Zeit ein paar PDFs gefunden die nicht schlecht aussahen, da kann ich aber erst Montag gucken wie der Link ist. > Als Alternative gibt es diese Clock-Synthesizer, mit mehreren Ausgängen Link? Die wird es doch in kleiner geben. Oder doch nicht? Physiker wrote: > http://www.sigcon.com/bookHSDD.htm Sieht interessant aus. Unbedingt noch eins wollte ich aber nicht unbedingt kaufen. Vielleicht kann ich es in der Uni mal anstoßen, dass das gekauft wird :-) Falk Brunner wrote: >>Lagenaufbau der in meinem Buch empfohlen wird ist: 1) Kritische Signale > Passt in etwa. Warum "nur" etwa? Ich habe auch schon gehört (das war bei einem 8 Layer Boad) Masseflächen auf 1 und 8, Rest dazwischen. Idee ist wohl sich eine art Gehäuse zu bauen und gegen EM-Felder Abzuschirmen. Wobei ich nicht überzeugt bin, dass das so eine gute Idee ist. Mich würde aber mal interessieren was Ihr davon haltet. > Ebene in mehrere Inseln auf, das passt. ggf kann man dort auch Signale OK > Wird bei 4 Lagen eh nicht sooo doll, weil die 50 Ohm Leiterbahnen dann > arg breit werden. Pi mal Daumen ist die nämlich so breit wie der Abstand > zur Massefläche, macht bei 1,5mm Gesamtdicke und vier Lagen ~0,5mm, ne > Autobahn ;-) Moment... die Abstände müssen doch nicht alle gleich sein. Ok, ich hätte damit gerechnet, dass der 1. und 3. Abstand größer sind als der 2. und dann wird die Leitung ja noch breiter, aber mich würde interessieren wie die Abstände wirklich sind. Bei http://www.wedirekt.de/index.php/pcb sieht es genau andersrum aus. Aber es sieht halt nur so aus. Ich konnte auch nichts finden wie groß die Abstände wirklich produziert werden. > Jain. Das belastet den Ausgang doch schon ziemlich. Besser wäre ein 3:1 > Takttreiber, siehe Wellenwiderstand bzw. SDRAM Timing. Im ersten finde ich nichts zu Treibern. Den zweiten gar nicht, bzw. er enthält keinen Text. Was ist denn da passiert? :-( > Welche Verzweigung? Die man ohne Takttreiber hat. _____________ ADC 1 _ | Quarz >---|___|---+--------------- ADC2 |________________FPGA Wenn jetzt ein Signal Richtung ADC/FPGA läuft wird es dort reflektiert und läuft zurück. Dieses rücklaufende Signal wird zwar aufgeteilt an der Verzweigung und damit abgeschwächt, aber ein paar mal kann es auf den Leitungen zwischen ADCs und FPGA hin und her laufen... Aber das ist ja ohne 3:1 Takttreiber.. Die kannte ich bisher nicht. > Was schon VERDAMMT wenig ist. Was für ein tolles Teil ist das denn? ads5237 Wenig finde ich das auch. Ich hätte jetzt gedacht, dass es bei mehr Bit um so weniger sind und habe vor allem deshalb von mehr Bit die Finger gelassen. > Gute Frage. Hm. Leider keine gute Antwort ;-) Viele Grüße Christian
@ Christian H. (cavorca) >Welche Parameter meinst Du denn? Eigentlich sollte sich ja alles vom >Hersteller und durch Simulationen erfahren lassen. theoretisch ja, praktisch kann das aber bisweilen etwas schwanken. Aber für deine Anwendung ist das nicht wirklich entscheidend. >Sicher nicht. Das Projekt existiert schon seit Jahren. 2007 hatte ich >mir schon vorgenommen fertig zu werden... Willkommen in der wunderbaren Welt der Projektplanung ;-) http://www.scheissprojekt.de/ ;-) >Ich werde schon alleine, weil man sich mit der Pin Zuweisung auch mal >vertun kann, in jede Leitung einen Serienwiderstand einbauen. Falsch und ggf. kontraproduktiv. Panik und Angst sind generell schlechte Berater. >gelangen Öffnungen und eingeführte Kabel sind. Wie man jetzt praktisch >die Kabel möglichst störungsarm in das Gehäuse führt wurde nicht >erläutert Naja, versuch mal nicht das 120% Design mit dem ersten Schuss zu erreichen. Das endet in blanker Paranoiy und PEdanterie und damit am Ende am Baum. Mach ne solide Platine und dann schau mer mal. Dann kannst du einige VErbesserungen und praktische Erfahrungen in den zweiten Prototyp einfliessen lassen. Das ist der ganz normale, professionelle Weg. >> Als Alternative gibt es diese Clock-Synthesizer, mit mehreren Ausgängen >Link? Die wird es doch in kleiner geben. Oder doch nicht? Cypress, TI etc. >> Passt in etwa. >Warum "nur" etwa? Weil man darüber lang und breit philosophieren kann ;-) > Ich habe auch schon gehört (das war bei einem 8 Layer >Boad) Masseflächen auf 1 und 8, Rest dazwischen. Idee ist wohl sich eine >art Gehäuse zu bauen und gegen EM-Felder Abzuschirmen. Kann man machen. Bringt sicher einges. Wobei es aber etwas sinnfrei ist, gerade die Aussenlagen mit grossen Flächen zu belegen, dort müssen schliesslich die ICs angeschlossen werden. Und wenn nciht alle Gehäuse BGA sind und nur Via in PAd verwednet wird, verschenkt man ziemlich Fläche. Dann besser in Lage 2 und 5 legen. Ausserdem verliegt man an Entkoppelkapazität zwischen Vcc und GND, wenn man sie voneinander entfernt. Wie kritisch das real ist, ist bisweilen auch stark umstritten ;-) > Wobei ich nicht überzeugt bin, dass das so eine gute Idee ist. Warum? >Moment... die Abstände müssen doch nicht alle gleich sein. Ok, ich hätte >damit gerechnet, dass der 1. und 3. Abstand größer sind als der 2. und Welche Abstände meinst du? Die Dicke der Zwischenlagen? >dann wird die Leitung ja noch breiter, aber mich würde interessieren wie >die Abstände wirklich sind. Kann man festlegen. Allerdings nicht bei jedem Anbieter, gerade die Pool-Hersteller können das logischerweise nicht. Dan müsste man schon einen individuellen Lagenaufbau beantragen. Kostet dann halt ne Kelinigkeit. Ich sehe gerade, ich hab mir ein wenig geirrt. 50 Ohm Microstip hat 2H Breite, spich die Leiterbahn ist doppelt so breit wie der Abstand zu Massefläche! Wesentlich schmaler sind Striplines, also mit zwei Gegenflächen. Dort ist die Breite der Leitung nur noch 1/3 des Abstandes beider Flächen, oder halt 2/3 des Abstandes zu einer Fläche. Somit kommt für dich ein etwas exotischer Aufbau in Frage. GND auf Layer 4, HighSpeed Leitungen auf Layer 3 und Vcc auf Layer 2, der unkritische Rest auf Layer 1. Damit kannst du die Leitungen wesentlich dünner und HF-gerechter aufbauen. >Die man ohne Takttreiber hat. ___________ ADC 1 _ | Quarz >---|___|---+--------------- ADC2 |________________FPGA Das ist ja auch falsch. Du brauchst DREI Serieterminatoren! Oder noch besser einen Taktreiber. >ads5237 Finde ich nicht bei Analog Devieces. >Wenig finde ich das auch. Ich hätte jetzt gedacht, dass es bei mehr Bit >um so weniger sind und habe vor allem deshalb von mehr Bit die Finger >gelassen. Naja, 10 Bit bei 50 MHz ist auch kein Pappenstil. >> Gute Frage. >Hm. Leider keine gute Antwort ;-) Ich tippe mal auf geschönte RMS. Das sind dann je nach Mogelfaktor 6..15ps Peak-Peak. Das schafft ein guter Oszillator mit LVTTL. Wenns besser sei soll muss man eh auf differentielle Signale gehen (LVDS, PECL). MFG Falk
> Da würd ich erstmal mit einer kleinen Testplatine anfangen, um die > Parameter messen zu können. Welche Parameter meinst Du denn? Eigentlich sollte sich ja alles vom Hersteller und durch Simulationen erfahren lassen. DEINE Parameter natürlich. Frag den Hersteller, aber wenn du auf billig machst, wirst du auch keine verlässliche Aussage von dem kriegen. Dann sind deine schönen Simulationen für'n A..... Und um im Budget von 100€ zu bleiben, hast du nur EINEN Versuch- da musst du ganz schön gut sein, aber den Eindruck hab ich jetzt nicht...
>ads5237 > Finde ich nicht bei Analog Devieces. Kein Wunder, der ist von TI/BB .....
@Autor: Christian H. >keine Ahnung, was baust Du denn? Geht so in die Richtung DSO -- den Link zum Schaltplan hatte ich hier vor ca. 3 Monaten gepostet, sonst auf meiner Homepage unter "Sonstiges". >Hast Du einen Link? Taktgenerator habe ich CCHD-950 (teuer) und CWX813, beide CMOS 3.3V a 100 MHz. Zu den Clock-Synthesizers bzw. Clock-Generators: Da gibt es u.a. von TI und Maxim einiges -- Datenblätter habe ich aber wieder gelöscht, das erschien mir zu aufwändig. @Falk Brunner >Ein kompette Ebene für EINE Vcc ist sowie unsinniger Luxus. Ich werde aber versuchen, dort wo schnelle Digitalsignale auf Layer4 laufen Layer3 (3.3V) ohne Unterbrechungen zu halten. Genau so wie die Signale von Layer1 über die Massefläche in Layer2 geführt werden. Damit die Induktivität klein ist. >Besser wäre ein 3:1 Takttreiber, Kennst Du einen der nur wenige ps Jitter macht? Habe ich nicht gefunden.
@ Bensch (Gast)
>Kein Wunder, der ist von TI/BB .....
Stimmt! ;-)
Alldatasheets.com kannte ihn aber auch (noch) nicht. Naja.
Das Datenblatt sagt aber nix von einer Taktquelle, welche 1ps Jitter
haben MUSS! Der ADC selber bringt 1ps (RMS!) Jitter rein, was sehr wenig
ist. Man kann aber problemlos einen "normalen" Oszillator mit 5 oder
10ps RMS anklemmen. Klar verschlechtert der das SNR und auch das SFDR,
aber das ist immer so.
Auf Seite 24 stehen ja auch ein paar gute Tips fürs Layout.
MFG
Falk
@ Stefan Salewski (Gast) >Ich werde aber versuchen, dort wo schnelle Digitalsignale auf Layer4 >laufen Layer3 (3.3V) ohne Unterbrechungen zu halten. Das solltest du auch, sonst wird dich der Geist der HF-Technik beissen ;-) > Genau so wie die >Signale von Layer1 über die Massefläche in Layer2 geführt werden. Damit >die Induktivität klein ist. Naja, es geht eher um eine kontinuierliche Stromschleife ohne Umwege und Antennen. >>Besser wäre ein 3:1 Takttreiber, >Kennst Du einen der nur wenige ps Jitter macht? Habe ich nicht gefunden. Machs mal nicht zu akademisch. Für ein DSO braucht es nicht das letzte Stück an Jitterperformance. Nimm ein Verfügbaren Treiber + Oszillator und gut. Der Unterschied wird nicht ins Gewicht fallen. MFG Falk
>Machs mal nicht zu akademisch. Für ein DSO braucht es nicht das letzte >Stück an Jitterperformance. Nimm ein Verfügbaren Treiber + Oszillator >und gut. Der Unterschied wird nicht ins Gewicht fallen. Wie ich schon mehrfach geschrieben hatte: Mein Ziel bei diesem Aufbau ist 12 Bit bei bis zu 100 MHz. Ist mehr eine Messkarte für USB. Wie gesagt, den Link zum Schaltplan hatte ich ja gepostet. Das 12 Bit und 100 MHz nicht trivial ist ist mir klar, ich werde es bei den ersten Prototypen wohl kaum erreichen. Wohl auch vom Analogteil nicht. Aber wenn ich da gleich mit einem Takgenerator mit 50 ps Jitter (das ist üblich für billige Generatoren bzw. Takttreiber) anfange... Gruß Stefan
>Moment... die Abstände müssen doch nicht alle gleich sein. Ok, ich hätte >damit gerechnet, dass der 1. und 3. Abstand größer sind als der 2. und >dann wird die Leitung ja noch breiter, aber mich würde interessieren wie >die Abstände wirklich sind. Üblich bei 4 Lagen etwa: 1 --0.2mm 2 --1.1mm 3 --0.2mm 4 Habe ich jedenfalls bei einigen Herstellern gesehen, viele machen leider keine Angaben. Dann werden die Leiterbahnen auf Layer 1 und 4 bei angepasster Impedanz nicht gar so breit.
>Die man ohne Takttreiber hat. ___________ ADC 1 > _ | >Quarz >---|___|---+--------------- ADC2 > |________________FPGA Geh besser vom Taktausgang eines ADC zum FPGA! Ich denke mal dein ADC hat einen Taktausgang. >Ich habe auch schon gehört (das war bei einem 8 Layer >Boad) Masseflächen auf 1 und 8, Rest dazwischen. Ist wohl eher akademisch bzw.für Spezialfälle. Da braucht man ja zu jedem Pad ein Via, und das durchlöchert einem alles, auch die Masseflächen.
>Naja, es geht eher um eine kontinuierliche Stromschleife ohne Umwege und >Antennen. Stimmt wohl. >Wird bei 4 Lagen eh nicht sooo doll, weil die 50 Ohm Leiterbahnen dann >arg breit werden. Wobei man ja nicht unbedingt 50 Ohm verwenden muss -- die Terminierung muss eben zum Wellenwiderstand passen. Ich hatte auch gelesen dass 75 bis 120 Ohm verwendet wird, damit die Leiterbahnen nicht so breit werden. >Das ist ja auch falsch. Du brauchst DREI Serienterminatoren! Ja, klingt logisch. Dann sollte ich für die Taktleitungen vielleicht doch einen Serienwiderstand vorsehen, auch wenn sie sehr kurz (20 bzw 35mm) sind.
Falk Brunner wrote: > http://www.scheissprojekt.de/ Lustige Seite :-) So schlimm ist es aber noch nicht. Hauptproblem ist die fehlende Zeit. Es ist jetzt auch nicht so als ob ich Jahre lang nur am Planen bin. In der Zeit habe ich sehr viele Prototypen gebaut, nicht von der gesamten Schaltung sondern immer nur von kleinen Teilen um kennen zu lernen wie sich das verhält. Auch verilog musste ich ja erst mal lernen. > Falsch und ggf. kontraproduktiv. Panik und Angst sind generell schlechte > Berater. Es ist Erfahrungssache, dass ich mich sicher mindestens einmal bei irgendwas vertue. Bevor ich eine 50€ FPGA grille schaue ich lieber wie ich Fehler im vorhinein abfangen kann. Gut, hatte ich in meinen Prototypen nicht und die haben auch funktioniert, aber durch eine Serienterminierung sollte das Verhalten ja ohnehin besser werden. > >>gelangen Öffnungen und eingeführte Kabel sind. Wie man jetzt praktisch >>die Kabel möglichst störungsarm in das Gehäuse führt wurde nicht >>erläutert > > Naja, versuch mal nicht das 120% Design mit dem ersten Schuss zu Die Bemerkung ging allein auf das Buch. Mit meinem Projekt hat das nichts zu tun. >> Wobei ich nicht überzeugt bin, dass das so eine gute Idee ist. > > Warum? Du sagst doch selbst, dass Du nicht die Außenlayer nehmen würdest. Darum. > Welche Abstände meinst du? Die Dicke der Zwischenlagen? Ja > Kann man festlegen. Allerdings nicht bei jedem Anbieter, gerade die Das weiß ich. Festlegen muss ja gar nicht mal sein. Ich suche einen Hersteller der einfach Standard Werte verwendet. Auf diese kann ich dann ja mein Design anpassen. > Ich sehe gerade, ich hab mir ein wenig geirrt. 50 Ohm Microstip hat 2H > Breite, spich die Leiterbahn ist doppelt so breit wie der Abstand zu > Massefläche! Hätte ich ohnehin mal nachgerechnet bevor ich wirklich Werte eingestellt hätte. Problem ist Momentan einfach die fehlende Information über den Abstand. Vielleicht rufe ich einfach mal an. > Wesentlich schmaler sind Striplines, also mit zwei Gegenflächen. Dort Wenn ich mehr Layer hätte wäre das sicher eine option. > Somit kommt für dich ein etwas exotischer Aufbau in Frage. GND auf Layer > 4, HighSpeed Leitungen auf Layer 3 und Vcc auf Layer 2, der unkritische > Rest auf Layer 1. Damit kannst du die Leitungen wesentlich dünner und > HF-gerechter aufbauen. Hat man da nicht normalerweise gleiche Abstände zu den Gegenflächen? Eine Formel für die Impedanz bei ungleichen Abständen will ich jetzt nicht herleiten :-) > Das ist ja auch falsch. Du brauchst DREI Serieterminatoren! Ah, klingt sinnvoll. In meinem Buch gab es nur einen Widerstand. Vielleicht war das aber auch nur ein Rechenbeispiel... > Oder noch besser einen Taktreiber. Wäre mir auch lieber Falk Brunner wrote: > Das Datenblatt sagt aber nix von einer Taktquelle, welche 1ps Jitter > haben MUSS! Der ADC selber bringt 1ps (RMS!) Jitter rein, was sehr wenig Ich meine den Satz: " A low-jitter clock is essential in order to preserve the excellent ac performance of the ADS5237. The converter itself is specified for a low 1.0ps (rms) jitter." Den habe ich so interpretiert, dass seine Daten nur gelten, wenn die Clock maximal 1ps Jitter hat, aber das ist wohl gar nicht gemeint. > Auf Seite 24 stehen ja auch ein paar gute Tips fürs Layout. Ok, sind ja Hauptsächlich die Standard-Tipps die in fast jedem Datenblatt aus dem Bereich zu finden sind. Stefan Salewski wrote: > Üblich bei 4 Lagen etwa: > > 1 > --0.2mm > 2 > --1.1mm > 3 > --0.2mm > 4 > > Habe ich jedenfalls bei einigen Herstellern gesehen, viele machen leider > keine Angaben. In meinem Buch stand es genau anders herum: dick, dünn, dick. Letztendlich werde ich wohl mal einen Hersteller anrufen müssen. Vielleicht teste ich mal http://www.wedirekt.de/. Die sind sogar noch billiger als QPCB. > Dann werden die Leiterbahnen auf Layer 1 und 4 bei angepasster Impedanz > nicht gar so breit. Das in etwa meinte ich oben. Stefan Salewski wrote: > Geh besser vom Taktausgang eines ADC zum FPGA! Ich denke mal dein ADC > hat einen Taktausgang. Hat er leider nicht.
@ Christian H. (cavorca) >Prototypen nicht und die haben auch funktioniert, aber durch eine >Serienterminierung sollte das Verhalten ja ohnehin besser werden. Aber nicht, wenn durch Dutzende Widerstände das Layout unnötig verkompliziert wird. >Den habe ich so interpretiert, dass seine Daten nur gelten, wenn die >Clock maximal 1ps Jitter hat, aber das ist wohl gar nicht gemeint. Nein, das wäre ja fatal ;-) MfG Falk
>In meinem Buch stand es genau anders herum: dick, dünn, dick. Hier ein Beispiel (der ist ja auch nicht so teuer): http://www.microcirtec.de/si_tpl/procurement06.php?cnt=../si_tpl/cnt_medium_line_info.php http://www.microcirtec.de/Multilayers/MlBuiltupPdf/04e_157_FR4_35_L71.35_p18.pdf Aber man muss bei der Bestellung wohl genau spezifizieren.
Stefan Salewski wrote: >>In meinem Buch stand es genau anders herum: dick, dünn, dick > Hier ein Beispiel (der ist ja auch nicht so teuer): >http://www.microcirtec.de/si_tpl/procurement06.php?cnt=../si_tpl/cnt_medium_line_info.php > http://www.microcirtec.de/Multilayers/MlBuiltupPdf/04e_157_FR4_35_L71.35_p18.pdf > Aber man muss bei der Bestellung wohl genau spezifizieren. Also ich würde sagen bei Medium Jet Line ist es fest Vorgegeben. In deinem PDF stehen ja die Dicken drin. Und günstig sind die ja wirklich :-) Jetzt muss ich nur noch raus finden welches epsilon_r dieses PrePreg-Type: 7628 hat. Clock Buffer habe ich einen schönen gefunden: CDCV304 Ich meine im Datenblatt was von 60fs Jitter gesehen zu haben
>Clock Buffer habe ich einen schönen gefunden: CDCV304 >Ich meine im Datenblatt was von 60fs Jitter gesehen zu haben Sieht in der Tat sehr gut aus! 30mA, auch nur 2 Euro. Digikey hat ihn, aber wohl nicht vorrätig. Jetzt brauche ich ihn wohl nicht, da mein Takt nur an die zwei Eingänge der ADCs geht. Aber gut zu wissen, danke.
Hallo Leute,
ich will mich nur kurz zu dem geplanten Lagenaufbau/ Impedanzen äussern:
50 Ohm Impedanzen bekommst du bei folgendem Aufbau:
1. Top: Cu=42µm Leiterbahn=150µm
2. Prepreg=100µm
3. innen Lage 1: Cu=z.B.35µm (Stärke für Impedanz unerheblich)
4. FR4= z.B.1200µm
5. innen Lage 2: wie 3.
6. wie 2.
7. Bottom: Cu=42µm
Dieser hat sich bewährt. (bin Layouter mit Fertigung nebenan)
Kann dir bei Bedarf eine Field Solver Berechnung zukommen lassen.
Beachte bei deinem Aufbau, das dieser symetrisch ist, sonst kannst du
später Ärger mit einer verbogenen Platine bekommen ...
>In meinem Buch stand es genau anders herum: dick, dünn, dick.
ich empfehle: dünn - dick - dünn
Es ist aus mechanischen Gründen besser, in einem Lagenaufbau von innen
nach aussen betrachtet dünner zu werden, sonst passiert dasselbe wie mit
sehr unsymetrischen Aufbauten.
Ausserdem sind unsymetrische Aufbauten teurer.
Vermeide Signal Routing in einer Power Plane. Du hast auf Top und Bottom
50 Ohm Impedanzen, routest du auf einer Plane - dann nicht mehr -> der
Referenz-Bezug fehlt hier ! (Stichwort Reflexionen) Dies gilt erstmal
nur für den hier vorgeschlagenen Aufbau.
Kommen bei deinem Design eventuell noch Differenzielle Signale zum
Einsatz ? So richtig lustig wird die Planung eines Aufbaus, wenn in
einer Lage mehrere Impedanzen benötigt werden (50 Ohm und 100 Ohm z.B.)
Gruss Uwe
Uwe wrote: > Hallo Leute, > > ich will mich nur kurz zu dem geplanten Lagenaufbau/ Impedanzen äussern: > 50 Ohm Impedanzen bekommst du bei folgendem Aufbau: > > 1. Top: Cu=42µm Leiterbahn=150µm > 2. Prepreg=100µm > 3. innen Lage 1: Cu=z.B.35µm (Stärke für Impedanz unerheblich) > 4. FR4= z.B.1200µm > 5. innen Lage 2: wie 3. > 6. wie 2. > 7. Bottom: Cu=42µm welches eps_r hat dieses Prepreg denn jetzt? Wie ich es verstanden habe gibt es ja auch noch verschiedene Sorten. Dieser Layer Aufbau klingt auch ziemlich Speziell. Wenn es irgendwie geht will ich einen nehmen, der von einem Hersteller als Standard gefertigt wird und damit billig ist. > > Dieser hat sich bewährt. (bin Layouter mit Fertigung nebenan) > Kann dir bei Bedarf eine Field Solver Berechnung zukommen lassen. Ist das ein Tool zur Berechnung der Impedanz? > Beachte bei deinem Aufbau, das dieser symetrisch ist, sonst kannst du > später Ärger mit einer verbogenen Platine bekommen ... Kannst Du genauer erläutern, was du damit meinst? > ich empfehle: dünn - dick - dünn > Es ist aus mechanischen Gründen besser, in einem Lagenaufbau von innen > nach aussen betrachtet dünner zu werden, sonst passiert dasselbe wie mit > sehr unsymetrischen Aufbauten. Wie gut, dass ich hier nochmal gefragt habe. > Ausserdem sind unsymetrische Aufbauten teurer. Ich werde mit Sicherheit einen billigen Standard Aufbau nehmen. > > Vermeide Signal Routing in einer Power Plane. Du hast auf Top und Bottom > 50 Ohm Impedanzen, routest du auf einer Plane - dann nicht mehr -> der > Referenz-Bezug fehlt hier ! (Stichwort Reflexionen) Dies gilt erstmal > nur für den hier vorgeschlagenen Aufbau. OK, das ist klar, was momentan mein Problem ist, dass ich die Impedanz nicht wirklich berechnen kann, da ich nicht finden kann welches eps_r dieses PrePreg hat. > > Kommen bei deinem Design eventuell noch Differenzielle Signale zum > Einsatz ? So richtig lustig wird die Planung eines Aufbaus, wenn in > einer Lage mehrere Impedanzen benötigt werden (50 Ohm und 100 Ohm z.B.) Es wird ein differentielles Signal geben: USB. 110 Ohm sind das, wenn ich mich nicht irre. Da sehe ich aber eigentlich kein wirkliches Problem. Ich meine Abstand und Breite der Leitungen kann man ja passend wählen oder nicht?
>> später Ärger mit einer verbogenen Platine bekommen ... >Kannst Du genauer erläutern, was du damit meinst? Bei zweiseitigen Platinen: Wenn eine Seite nahezu vollständig von Kupfer bedeckt ist, die andere nicht. Dann kann sich die Platine biegen. Ich weiß gerade nicht wann, evtl. beim Reflow-Löten. Als Abhilfe wird manchmal eine Netzstruktur statt Vollkupfer verwendet. >Es wird ein differentielles Signal geben: USB. High-Speed? Full- und Low-Speed sind nicht so kritisch.
Die Platine wird von Hand gelötet. Hat man beim Reflow-Löten sowas wie einen Bi-Metall Effekt? Es geht um High-Speed USB. Da habe ich aber auch schon einen Prototypen, bei dem die Impedanz nicht wirklich stimmt. Mit dem Aufbau komme ich bis ca 40MByte/s Transferrate. Wie hier schon so oft gesagt: Bei kurzen Leitungen ist das aber auch nicht so wild. Stichwort Leitungstransformation. Ich glaube ich mache mir viel zu viele Gedanken. Aber lieber ein bisschen zu viele als zu wenige :-)
>Die Platine wird von Hand gelötet. Hat man beim Reflow-Löten sowas wie >einen Bi-Metall Effekt? Ich kenne den Effekt nicht genau. Bi-Metall wäre ja reversibel. Ich vermute, dass das Trägermaterial der LP durch das Erhitzen dauerhaft seine Größe ändert. Kupfer nicht -- und wenn die Kupferbeschichtung unsymetrisch ist, bleibt eine Krümmung.
> OK, das ist klar, was momentan mein Problem ist, dass ich die Impedanz > nicht wirklich berechnen kann, da ich nicht finden kann welches eps_r > dieses PrePreg hat. In dem von mir verwendeten Model sind es 4.3. Du solltest dich aber bei deinem Leitterplattenhersteller deiner Wahl erkundigen, welche Sorte (Hersteller) die verwenden. Da gibt es Unterschiede zwischen den Basismaterialherstellern. > Dieser Layer Aufbau klingt auch ziemlich Speziell Ganz und gar nicht, absuluter Standart - kann jeder. > Ist das ein Tool zur Berechnung der Impedanz? ja, Polar Instruments ist die Firma dahinter. Wird bei uns seit Jahren verwendet. > Beachte bei deinem Aufbau, das dieser symetrisch ist, sonst kannst du > später Ärger mit einer verbogenen Platine bekommen ... > Kannst Du genauer erläutern, was du damit meinst? Stell dir ein 6 Lagen Aufbau vor, bei dem z.B.die ersten 4 Lagen einen Abstand von jeweils 100µm haben, dann kommt ein FR4-Kern von 1000µm und zum Schluss die letzten beiden Lagen im Abstand von 100µm. Wenn du dies mal grob und in etwa masstäblich skizzierst siehst du was ich mit "unsymetrie" meine. Ein Lagenaufbau sollte nach Möglichkeit von der Mitte aus betrachtet spiegelsymetrisch sein; d.h. die beiden Aussenlagen sollten den selben Abstand (den selben Prepreg Typen) haben usw. Das Problem damit sind die Thermischen Belastungen beim Bestücken. Durch den unsymetrischen Aufbau wird die Wärme nicht gleichmässig aufgenommen, dadurch kann es zum Verziehen der Leiterplatte kommen. Man kann jetzt sagen, "egal, dann ist sie halt krumm !", was man bedauert, wenn auf der Leiterplatte ein grosses BGA-Teil sitzt -> Stichwort Koplanarität. Anders ausgedrückt: Versuch mal auf einer Kugel ein Buch plan auzulegen ... > Da sehe ich aber eigentlich kein wirkliches Problem. Ich meine Abstand > und Breite der Leitungen kann man ja passend wählen oder nicht? Natürlich. Allerdings werden die diff.Leitungen ziemlich schmal werden. Wenn die Platine billig werden soll ist die minimale Leiterbahnbreite zu beachten. Hier kommen wir in den Bereich von ca.100µm Leiterbahnen. Check mal nach, was du dafür Löhnen musst. Viele Hersteller sprechen bei 150µm von Standart. Darunter wirds teurer. Nun kann man die Lagenabstände ebenfalls ändern, wenn die diff.Leitungen breiter werden sollen, muss der Lagenabstand erhöht werden. Toll, dann müssen die 50 Ohm Leitungen ebenfalls breiter werden ! Da diese zahlenmäßig in der Überzahl sind, könnte das beim Routen ziemlich nerven. Es gilt in so einem Falle, den richtigen Kompromiss zwischen Leiterbahnbreite und Lagenabstand zu finden, damit die unterschiedlichen Bahnen (die 50 und 100 Ohm Signale) nicht zu schmal oder zu breit werden. Ich denke aber im Falle von USB ist es nicht ganz so kritisch. Ich habe schon funktionierende USB Hubs gesehen, die auf einer Einlagigen Platine verbaut wurden. (Es war keine Coplanare Impedanz "zu sehen"). Die USB Leitungen sollten nicht allzu lang sein, dann klappt es auch mit 150µm. Ich hoffe, das war halbwegs hilfreich. Gruss Uwe
kleiner Nachtrag: > Dieser Layer Aufbau klingt auch ziemlich Speziell > Ganz und gar nicht, absuluter Standart - kann jeder. Vielleicht stören dich die seltsamen Angaben zur Kupferstärke ? 42µm Kupfer sind das, was du bei einer 2-lagigen, kontaktierten (Vias) Leiterplatte bekommst - wenn du doch eigentlich 35µm wolltest ! Das ist tatsächlich so (in der Praxis sind die Angaben zur Endkupferstärke sind von Hersteller zu Hersteller unterschiedlich). Im Prinzip fängt der Hersteller mit z.B. 17µm Basiskupfer an, baut damit das Leiterbild auf - beidseitig. (vorher wird gebohrt), anschliessend müssen die Vias kontaktiert (metallisiert) werden. Hierzu wird die Platte in ein Galvanik-Bad getaucht. Dabei baut sich nicht nur in den Vias das Kupfer auf (ca.20-25µm), sondern auf der ganzen Platte ! D.h. 17µm Basis Kupfer + 25µm Galvanik Kupfer = 42µm. Bei einer einlagigen Platte bleibt es, weil hier nicht kontaktiert wird, bei den gewünschten 35µm. Dies ist eine Standart Kupferstärke bei Basismaterialien. Ist übrigens ein gern gemachter Fehler bei Impedanz-Berechnungen. Diese sollten immer mit der Endkupferstärke durchgeführt werden. Der Einfluss der Kupfer-Stärke auf die Impedanz ist mit 5% (so ungefähr)zwar gering, aber wenn man noch die Fertigungstoleranz der Leiterplatte mit +/-10% dazu addiert, kann es im Zweifelsfall eng werden. Gute Nacht Uwe
Hallo Christian, > Angestrebte Taktfrequenz ist 60MHz. Wenn es schneller läuft wäre das > nicht schlecht, ist aber nicht erforderlich. In erster Linie sind Leitungen nach außen kritisch, erst danach würde ich mich um die Platine selbst kümmern. Frequenzmäßig entscheidend sind die Signalflanken, die ja deutlich über 60MHz liegen. Sie machen insbesondere Analogsignalen zu schaffen. Bei Digitalsignalen sind die Störungen nicht ganz so entscheidend, wenn die Schaltung nur funktionieren soll. Wenn Du die Schaltung verkaufen willst, sind die Anforderungen höher. Ab lambda/20...lambda/10 müssen ggf. Welleneigenschaften beachtet werden. 60 MHz: lambda = c/f = 200.000 km/s : 60E6 = 3,33 m; ab 16...33 cm wird's kritisch 120 MHz: Welleneigenschaften werden ab 8...16 cm kritisch 240 MHz: Welleneigenschaften werden ab 4...8 cm kritisch > In der Praxis gehen jetzt aber die ersten Schwierigkeiten los: > Ziel ist eine 4 Layer Platine, da mehr Layer mir zu teuer sind. Der > Lagenaufbau der in meinem Buch empfohlen wird ist: 1) Kritische Signale > 2)GND 3) VCC 4) sonstige Signale. > Da ist das erste Problem. Ich will einen Spartan 3 FPGA verwenden und > der hat ja schon alleine 3 verschiedene Spannungen. Welche nehme ich da > für die VCC Ebene? Welche Du nimmst ist nicht ganz so entscheidend. Zum Verständnis: Das Entscheidende bei den VCC- und GND-Ebenen ist, daß sie niederimpedante Rückleiter für die hochfrequente Signalströme sind. Aus Signalleitung + GND-Fläche/VCC-Fläche wird eine Art Zweidrahtleitung. Die niedrige Impedanz (Induktivität) der Fläche wird dadurch gewährleistet, daß sie nicht unterbrochen sind. > Ich würde vermuten die Spannung, die die größten > Stromänderungen hat. aber welche ist das? Die für die IOs? Oder soll ich > besser gar keine durchgehende Ebene machen sondern das unter der FPGA in > einzelne Bereiche aufteilen? Wenn Du an den entscheidenden Stellen (nämlich am Beginn und Ende der jeweiligen Signalleitung) alle Versorgungsspannungen hf-mäßig mit der VCC- bzw. GND-Ebene kurzschließt, ist diese Ebene Signalrückleiter, ob sie nun 3,3V oder 5V oder sonstwie heißt, denn beide Versorgungsspannungen sind hf-mäßig kurzgeschlossen. Den hf-Kurzschluß erreichst Du mit einem Kondensator. Die Auswahl der Kondensatoren erfolgt auf Grundlage der zu erwartenden Signalfrequenzen inkl. Oberwellen unter Berücksichtigung der Induktivität der Vias! Das heißt: 100nF ist nicht immer optimal. Schau Dir die Signalflanken und Oberwellen an und entscheide auf Grundlage der Resonanzkurven der Kondensatoren. Damit die Vias die Resonanzfrequenz nicht allzu stark vermindern (1 Via = 1...2 nH), kannst Du Vias parallelschalten. Wenn Du Kondensatoren mit unterschiedlichen Resonanzfrequenzen parallelschaltest um auch die Oberwellen zu filtern (also z. B. 100nF || 100pF o. ä.), achte darauf, daß deren Resonanzfrequenzen weit genug voneinander weg liegen! Sonst passiert Dir bei Frequenzen zwischen f1 < f <f2 folgendes: C1 L1 VCC *----||-----|||||||-----* GND Resonanzfrequenz f1 | C2 L2 | VCC *----||-----|||||||-----* GND Resonanzfrequenz f2 Kondensator 1 ist induktiv (da f > f1) Kondensator 2 ist kapazitiv (da f < f2) und insgesamt hast Du für Frequenzen f1 < f < f2 so etwas wie einen Parallelschwingkreis mit großer Impedanz! Wenn in diesem Frequenzbereich Deine Signale liegen, wirken die Kondensatoren gar nicht. > Das andere Problem ist die Impedanz richtig fest zu legen. Bisher habe > ich meine Platinen immer im Pool-Service bei QPCB bestellt. 4 Layer > können die ja auch. Nur steht da bei Lagenaufbau: "nicht festgelegt > (wird je nach Panelausführung optimiert)". Wenn ich nicht weiß wie groß > der Abstand zu der GND Ebene ist kann ich ja die Impedanz nicht wirklich > so designen wie ich sie haben will. Ist die Platine so groß, daß Du die Anpassung auf den Wellenwiderstand brauchst? > Muss ich da einen anderen Anbieter aussuchen? Ist eine Platine in > solchen Fällen überhaupt bezahlbar? Viel mehr als 100€/dm² wollte ich > nicht ausgeben. Auch das ist schon viel Geld für einen Studenten. Mal > nebenbei, was ist eine Panelausführung?? Bei uns an der Uni kostet eine Fläche von etwas mehr als 2 Europlatinen vierlagig um die 140 €. Buchtip: http://www.amazon.de/gp/product/0780353765 Wenn ich mal pessimistisches Orakel spielen darf: Die erste Platine klappt sowieso nicht, und der Grund ist ein ganz anderer als die 60 MHz, um die Du Dir jetzt Gedanken machst. Ich tippe mal auf sowas wie Layout- oder Produktionsfehler. Ein Kurzschluß von irgendeiner Signalleitung zur Masse macht sich bei so dünnen Drähtchen recht gut als Fehler. ;-) Gruß, Michael
> Das Entscheidende bei den VCC- und GND-Ebenen ist, daß sie > niederimpedante Rückleiter für die hochfrequente Signalströme sind. Aus > Signalleitung + GND-Fläche/VCC-Fläche wird eine Art Zweidrahtleitung. > Die niedrige Impedanz (Induktivität) der Fläche wird dadurch > gewährleistet, daß sie nicht unterbrochen sind. Stimmt im Prinzip, das dumme bei 4 Lagen im Standart-Lagenaufbau ist, das du die Stromversorgung nicht wirklich niederimpedant bekommst. Warum ? Die beiden Power Planes sind viel zu weit auseinander, bei deinem gewünschten Standart-Aufbau über 1mm. Ideal wäre ein Abstand VCC/ GND so im Bereich von 50µm-100µm. Da hast du gleichzeitig einen prima Kondensator gebildet mit ausgezeichneten Eigenschaften. Damit kann man auch einige Abblock C's sparen. 4 Lagen sind immer ein Kompromiss. Brauchst du Impedanzen, so müssen die Referenzlagen relativ dicht an den Aussenlagen liegen (ist mit einem Standart-Lagenaufbau bezahlbar), benötigst du ein niederimpedantes Stromversorgungssystem, so müssen die Powerlagen sehr dicht zusammensein (hier wird das Board um einiges teuerer, was am nicht mehr sandartmässigem Aufbau liegt). Beides in einem bekommst du nur bei einem sehr dünnen Aufbau (unpraktisch). In so einer Situation bräuchte man eigentlich 6 Lagen. Aber das ist für ein privates Projekt in der Regel zu teuer. Ich denke, du solltest dich für den Standart-Aufbau endscheiden. (und mit Abblock C's nicht geizen) Gruss Uwe
Hallo Michael, > Ein Kurzschluß von irgendeiner Signalleitung zur Masse macht sich bei so > dünnen Drähtchen recht gut als Fehler. ;-) Dafür gibt es den E-Test. Ist bei einigen Leiterplattenherstellern gratis(zumindest bei Multilayern). Gruss Uwe
> so müssen die Powerlagen sehr dicht zusammensein > 50 - 100µm ...hat man nicht immer einen großen Abstand zwischen den beiden MITTLEREN Lagen bei nem Standard Aufbau? Die ganzen dünnen prepregs werden doch in den äusseren Lagen verwendet - auch bei ner 6 Layer. OK die in der Mitte ist dann natürlich etwas dünner, aber immer noch viel dicker als 50-100µm bei ner normalen 1.5mm Platinendicke...
@ Uwe (Gast) >Stimmt im Prinzip, das dumme bei 4 Lagen im Standart-Lagenaufbau ist, >das du die Stromversorgung nicht wirklich niederimpedant bekommst. Warum >? >Die beiden Power Planes sind viel zu weit auseinander, bei deinem >gewünschten Standart-Aufbau über 1mm. So ein Käse. Als ob man auf nem 4 Lagen Aufbau 10 GHZ Prozessoren pappen würde. Für so ziemlich alle möglichen und unmöglichen Anwendungen reicht das. >Ideal wäre ein Abstand VCC/ GND so im Bereich von 50µm-100µm. Akademisches Wunschdenken, fern jeder Praxis. >Eigenschaften. Damit kann man auch einige Abblock C's sparen. Unsinn^2. Rechne mal die Kapazität der Power planes aus, rechne mal wie lange die Strom liefern können etc. >In so einer Situation bräuchte man eigentlich 6 Lagen. Jaja. >Ich denke, du solltest dich für den Standart-Aufbau endscheiden. (und >mit Abblock C's nicht geizen) Apfelmus ist Mus aus Äpfeln.
Mahlzeit Ja Aber... > ...hat man nicht immer einen großen Abstand zwischen den beiden > MITTLEREN Lagen bei nem Standard Aufbau? Nun, es gibt dicke wie dünne Standart-Aufbauten. Du kannst bei Bedarf z.B. in eine 0.5mm dicken (oder besser gesagt dünnen)Leiterplatte 6 Lagen unterbringen. Hier liegen alle Lagen 50µm auseinander. Ob du die Lagen mit grossen oder kleinen Abständen konstruierst hängt in erster Linie von den Erfordernissen deiner Anwendung ab. (Stichwort EMV, kapazitive Powerplanes, Mechanik, Impedanzen, Kosten etc.) > Die ganzen dünnen prepregs werden doch in den äusseren Lagen verwendet - > auch bei ner 6 Layer. richtig, das heißt doch aber nicht zwangsläufig, das die Innenlagen automatisch grosse Abstände haben müssen. Schau dir bei den üblichen Verdächtigen mal ein paar Beispiel-Aufbauten an ... > OK die in der Mitte ist dann natürlich etwas dünner, aber immer noch > viel dicker als 50-100µm bei ner normalen 1.5mm Platinendicke... Was hältst du von diesem Lagenaufbau: 1. Kupfer 42µm 2. Prepreg 100µm 3. Kupfer 35µm 4. FR4 460µm 5. Kupfer 35µm 6. Prepreg 100µm 7. Kupfer 35µm 8. FR4 460µm 9. Kupfer 35µm 10. Prepreg 100µm 11. Kupfer 42µm Damit kommt man auf etwa 1.5mm Gesamtstärke, mit definierten Impedanzen auf beiden Aussenlagen UND kapazitive Powerplanes. Beides zusammen geht mit einem 1.5mm dicken 4 Lagenaufbau nicht. Gruss Uwe
@ Falk, >Stimmt im Prinzip, das dumme bei 4 Lagen im Standart-Lagenaufbau ist, >das du die Stromversorgung nicht wirklich niederimpedant bekommst. Warum ? >Die beiden Power Planes sind viel zu weit auseinander, bei deinem >gewünschten Standart-Aufbau über 1mm. >So ein Käse. Als ob man auf nem 4 Lagen Aufbau 10 GHZ Prozessoren pappen >würde. Für so ziemlich alle möglichen und unmöglichen Anwendungen reicht >das. Wer redet hier von 10GHz Prozessoren ? >Ideal wäre ein Abstand VCC/ GND so im Bereich von 50µm-100µm. >Akademisches Wunschdenken, fern jeder Praxis. Bevor du deinen Kommentar abgibst, solltest du dich mal bei Leiterplattenherstellern über die Möglichkeiten informieren, 50µm Lagenabstände sind seit Jahren machbar ! Wieso redest du von Praxisferne ? Was weißt du von Leiterplattenfertigung - hast du jemals deinen Leiterplattenhersteller besucht und seine Produktion gesehen ? >Eigenschaften. Damit kann man auch einige Abblock C's sparen. >Unsinn^2. Rechne mal die Kapazität der Power planes aus, rechne mal wie >lange die Strom liefern können etc. Hast du schon gerechnet ? Bist du sicher das du korrekt rechnest ? Das bezweifel ich doch stark. Goggle doch mal unter folgendem Begriff "Kompendium Leiterplatte 2010", lies es durch, dann wirst du merken wie Praxisfern du bist.
>Hast du schon gerechnet ?
Gerechnet nicht, aber grob überschlagen:
Kapazität 1 Quadratzentimeter Leiterplatte, Layer zu Layer bei 0.1mm
Abstand.
A=1e-4m^2, D=1e-4m, epsilon0 8e-12 F/m und epsilonR um die 5.
C=(A/D)*(eps*epsR)
Dürfte so um die 50 pF sein, was mir nicht als abwegig erscheint.
Schade, da sollte man die 10nF Kerkos wohl doch einlöten.
Hallo Stefan, deine Rechnung passt recht gut. Aber rechne das mal auf eine Europlatine hoch: 8nF ! Aber das ist nur Theorie, in der Praxis ist es weniger, meine Rechnung setzt eine vollflächige Kupferfläche auf dem GND und Vcc Layer vorraus, ohne Vias, Aussparungen(Platinenrand)etc..Das muss man natürlich von den 8nF abziehen. Diese Art von Kondensatoren haben einen nicht zu unterschätzenden Vorteil: die Dinger sind extrem niederinduktiv und haben sehr kleine Impedanzen. Also genau richtig für eine Stromversorgung. @Falk Unsinn^2. Rechne mal die Kapazität der Power planes aus, rechne mal wie lange die Strom liefern können etc. Wieso muss den ein Abblock-C lange Strom liefern ?? Er wird doch Impulsartig belastet. Er muss den Strom schnell liefern können und sich ebenso schnell wieder aufladen. Und genau das kann eine kapazitive Powerplane besser als jedes C was du kaufen oder klauen kannst. Größe ist nicht alles.... (ist ne' prima Steilvorlage) Gruss Uwe P.S. Ich rede hier nicht von den Kondensatoren an den Spannungsreglern, dort hättest du recht, Falk.
@ Uwe (Gast) >Wer redet hier von 10GHz Prozessoren ? DU, wenn gleich nur indirekt, mit deinem Wehklagen ala "Stimmt im Prinzip, das dumme bei 4 Lagen im Standart-Lagenaufbau ist, das du die Stromversorgung nicht wirklich niederimpedant bekommst." >Leiterplattenherstellern über die Möglichkeiten informieren, 50µm >Lagenabstände sind seit Jahren machbar ! Das war daoch gar nicht die Frage! Und das hat keiner bezweifelt. Die Frage war und ist, ob es ein Standardlagenaufbau für die NAwendung tut oder nicht. Und er tut es, mit Einschränkungen. Und 50um Prepreg ist ganz sicher nicht zum gleichen Preis wie ein Standardaufbau zu haben. >Hast du schon gerechnet ? Hat dir deine Mutti nicht beigebracht, dass man Fragen nicht mit Gegenfragen beantwortet? Kleiner Tip am Rande. http://www.afaik.de/usenet/faq/zitieren/ @ Stefan Salewski (Gast) >Dürfte so um die 50 pF sein, was mir nicht als abwegig erscheint. Ja. Und macht halt bei 0,5mm ca 10pF/cm^2. Das sind extreme HF-Kondensatoren, die sehr niedrige Induktivität haben. Aber eben auch sehr geringe Kapazität. Die sind nur für knapp EINE Nanosekunde der Schaltflanke aktiv, ggf. weniger. Dann müssen die echten Cs einspringen, hoffentlich nicht zu weit weg. http://www.sigcon.com/pubsIndex.htm#power%20system http://www.sigcon.com/Pubs/news/3_21.htm Die meisten Schaltungen sind auf die Kapzität zwischen den Power Planes nicht angewiesen, ein handvoll GUT platzierte SMD Kondensatoren sind viel wichtiger. MfG Falk
Michael Lenz wrote: > In erster Linie sind Leitungen nach außen kritisch, erst danach würde > ich mich um die Platine selbst kümmern. Nach außen gehen nur USB und analoge Eingänge Ist bei der Abschätzung der kritischen Länge nicht auch ehr die Anstiegsgeschwindigkeit der Signale wichtig als deren Frequenz? > Welche Du nimmst ist nicht ganz so entscheidend. > > Zum Verständnis: > Das Entscheidende bei den VCC- und GND-Ebenen ist, daß sie > niederimpedante Rückleiter für die hochfrequente Signalströme sind. Aus > Signalleitung + GND-Fläche/VCC-Fläche wird eine Art Zweidrahtleitung. > Die niedrige Impedanz (Induktivität) der Fläche wird dadurch > gewährleistet, daß sie nicht unterbrochen sind. Ohne genaueres zu Wissen hätte ich jetzt nicht gedacht, dass eine Rückleitung über VCC_Aux oder VCC_Int möglich ist. Aus dem Aspekt der Rückleitung hätte ich vermutet, dass eigentlich nur VCC_IO in Frage kommt. (s.o.) > Damit die Vias die Resonanzfrequenz nicht allzu stark vermindern (1 Via > = 1...2 nH), kannst Du Vias parallelschalten. oder größere nehmen? > und insgesamt hast Du für Frequenzen f1 < f < f2 so etwas wie einen > Parallelschwingkreis mit großer Impedanz! OK, danke für den Hinweis. Ist mir aus dem Buch aber schon bekannt ;-) > Ist die Platine so groß, daß Du die Anpassung auf den Wellenwiderstand > brauchst? Die Leitungen werden vermutlich nicht länger als ein paar cm werden. > Bei uns an der Uni kostet eine Fläche von etwas mehr als 2 Europlatinen > vierlagig um die 140 €. Bei Prototypen? Wow, das ist billig!! Wie klein dürfen denn die Abstände sein? Unter welchen Umständen kann man da bestellen? Welche Uni? Layoutfehler können immer mal vorkommen, aber eine falsch Produziere Platine hoffe ich nicht zu bekommen.
@ Falk >Wer redet hier von 10GHz Prozessoren ? >DU, wenn gleich nur indirekt, mit deinem Wehklagen ala ... das war erstmal nur eine Reaktion auf Michael's Posting. Hat nichts mit Christian's Problem zu tun. >Das war daoch gar nicht die Frage! Und das hat keiner bezweifelt. >Die Frage war und ist, ob es ein Standardlagenaufbau für die NAwendung >tut oder nicht. Diese hatte ich schon beantwortet: >Ich denke, du solltest dich für den Standart-Aufbau endscheiden. damit ist jener aus meinem ersten Posting gemeint 1. Top: Cu=42µm Leiterbahn=150µm 2. Prepreg=100µm 3. innen Lage 1: Cu=z.B.35µm (Stärke für Impedanz unerheblich) 4. FR4= z.B.1200µm 5. innen Lage 2: wie 3. 6. wie 2. 7. Bottom: Cu=42µm wie gesagt, Standart. Was spricht dagegen? >Hat dir deine Mutti nicht beigebracht, dass man Fragen nicht mit >Gegenfragen beantwortet? nö, hat sie nicht, hab ne'ähnlich schlechte Erziehung wie du gehabt ! Grüsse
@ Christian H. (cavorca) >Ist bei der Abschätzung der kritischen Länge nicht auch ehr die >Anstiegsgeschwindigkeit der Signale wichtig als deren Frequenz? Ja, siehe Wellenwiderstand. >> Damit die Vias die Resonanzfrequenz nicht allzu stark vermindern (1 Via >> = 1...2 nH), kannst Du Vias parallelschalten. >oder größere nehmen? Nein, mehrere parallel bringt mehr. Aber meist reicht 1 Via/Pin. MFG Falk
@ Uwe (Gast) >wie gesagt, Standart. Was spricht dagegen? Erstens Standard und zweitens scheint mir das kein verbreitetet Standard zu sein. Bei euch vielleicht, aber sonst? >nö, hat sie nicht, hab ne'ähnlich schlechte Erziehung wie du gehabt ! Von sich auf Andere zu schliessen ist nur allzuoft falsch. Lass es also einfach ;-) MFG Falk
@ Falk, >Erstens Standard und zweitens scheint mir das kein verbreitetet Standard >zu sein. Bei euch vielleicht, aber sonst? Ja nun, ich denk wir brauchen 50 Ohm Impedanzen ? Sieh wenigstens die Leiterzugbreite als Standart. Die 100µm Prepregs sind auch Standart. Beim Kern bin ich mir nicht 100% sicher, aber hier ist ein konkreter Wert egal, nimm einfach den, der dein Hersteller vorrätig hat.(Und zur Gesamthöhe passt) Die Physik scheisst auf Standart. Grüsse
Uwe wrote: > wie gesagt, Standart. Was spricht dagegen? Nichts. Kannst Du mit denn einen Hersteller sagen, der sowas im Pool-Service oder sonst irgendwie günstig Herstellt? Der einzige günstige Hersteller der einen fest definierten Lagenaufbau hat ist http://www.microcirtec.de/si_tpl/procurement06.php?cnt=cnt_medium_line_info.php und da sind nun mal zwischen erstem und zweitem Layer 360µm. Wenn ich die Leitungen etwas breiter mache und nicht auf 50 Ohm gehe, sondern auf 75 oder schlimmsten falls noch mehr, dann sollte das ja auch klappen. Falk Brunner wrote: > Aber nicht, wenn durch Dutzende Widerstände das Layout unnötig > verkompliziert wird. ganz vergessen darauf zu antworten... Die alten Aufbauten waren teilweise jenseits von Gut und Böse. Auch wenn die Leitungen durch größeren Platzbedarf 2 cm länger werden ist es immer noch um Welten besser als das was ich vorher hatte :-) hat schon mal jemand 0402 von Hand gelötet? 0603 habe ich schon oft gemacht und das klappt auch ganz gut, aber ist 0402 auch noch machbar?
@ Christian H. (cavorca) >hat schon mal jemand 0402 von Hand gelötet? Ja, unter dem Stereomikroskop. Es soll Leute geben, die das ohne optische Hilfsmittel gut löten können. Ich nicht, auch mit Mikrokop ist das nur klecksen und hoffen dass es hält ;-) > 0603 habe ich schon oft >gemacht und das klappt auch ganz gut, aber ist 0402 auch noch machbar? Mach ja, sinnvoll nein. Nimm 0603 und gut. MFG Falk
Hallo Christian, >Nichts. Kannst Du mit denn einen Hersteller sagen, der sowas im >Pool-Service oder sonst irgendwie günstig Herstellt? Sorry, leider nicht. Hab mich schon lange nicht mehr mit den Preisen der Anbieter auseinandersetzen müssen, ich sitz ja an der Quelle .... >und da sind nun mal zwischen erstem und zweitem Layer 360µm. >Wenn ich die Leitungen etwas breiter mache und nicht auf 50 Ohm gehe, >sondern auf 75 oder schlimmsten falls noch mehr, dann sollte das ja auch >klappen. ich kann morgen mal rechnen, wo wir da impedanzmässig rauskommen, aber ich fürchte, die werden recht breit. Vielleicht nur kurz zu meinem Verständnis von "Standart": damit sind Materialstärken, Dicken und allg.Verfügbarkeit für die Material-Auswahl des geplanten Lagenaufbaus gemeint. Meine Mat.Liste sollte jeder Hersteller stets griffbereit haben, die werden in Massen verbaut. Grüsse
Uwe wrote: > ich kann morgen mal rechnen, wo wir da impedanzmässig rauskommen, aber > ich fürchte, die werden recht breit. > nach der Angabe oben und nach http://www.microwaves101.com/encyclopedia/calmstrip.cfm etwa doppelt so breit wie der Abstand ist für 50 Ohm. Bei 75 Ohm gilt etwa Breite=Abstand > Vielleicht nur kurz zu meinem Verständnis von "Standart": > damit sind Materialstärken, Dicken und allg.Verfügbarkeit für die > Material-Auswahl des geplanten Lagenaufbaus gemeint. > Meine Mat.Liste sollte jeder Hersteller stets griffbereit haben, die > werden in Massen verbaut. Herstellen kann das sicher fast jeder Hersteller der 4 Layer kann. Nur will ich nicht 800€ für einen Prototypen ausgeben. Der Thread ist mittlerweile ein wenig unübersichtlich. Warum sitzt Du an der Quelle?
Hallo Christian, kleiner Nachtrag: Hier im Forum sitzen doch sicher mehr Leute, die daselbe Problem haben (das mit den Impedanzen). Da könnte mann doch sicher ne' Sammelbestellung machen. Da wird so ein Panel bezahlbar, selbst mit einem höchst exotischen Aufbau wie der meinige. Is nur ein Vorschlag. Grüsse
Hallo Christian, noch ein Nachtrag: >Der Thread ist mittlerweile ein wenig unübersichtlich. stimmt >Warum sitzt Du an der Quelle? Bin Layouter bei einem Leiterplattenhersteller. Grüsse
Uwe wrote: > Hallo Christian, > > kleiner Nachtrag: > Hier im Forum sitzen doch sicher mehr Leute, die daselbe Problem haben > (das mit den Impedanzen). Da könnte mann doch sicher ne' > Sammelbestellung machen. Gute Idee, bevor ich einen Thread auf mache werde ich mich aber mal Informieren was es wirklich kostet. Ein Kollege in der Uni hat eine Platine bestellt, bei der kosten ein paar Stück irgendwas um die 1000€ und da kann er auch nicht den Lagenaufbau wählen sondern muss Standard des Herstellers nehmen. Was kostet denn in deiner Firma eine Bestellung? Oder kann man bei euch nicht kaufen? Nochmal zurück zum Thema, also zu jemandem der Tipps zum Platinendesign sucht. Ich werde einen digitalen und einen analogen Teil haben. Momentan tendiere ich dahin, das auf 2 Platinen zu verteilen. Ist das sin voll? Wenn doch beides auf eine Platine mache, teile ich die Massefläche beim übergang analog/digital auf? (um keine Potentialschwankungen der digitalschaltung auf den analogen Teil übersprechen zu lassen) Wie verteile ich die analoge Masse? Als Groundplane oder als separate "Signal"-Leitung? Wenn als Leitung: wo führe ich die Massen zusammen? Wenn ich 2 Platinen mache, also analog und digital getrennt, was ist dann besser: Einen guten Stecker zum verbinden nehmen, oder fest verlöten? Ich bin auch noch nicht sicher wie ich die Signale übertrage, also differentiell oder mit Masse als Rückleitung. Unter welchen Umständen sollte man differentielle Übertragung wählen? Wieder viele Fragen für reichlich kontroverse Diskussion. Zu Manchen Fragen habe ich auch eine eigene Vorstellung wie man es richtig macht, ich würde aber gerne mal hören was Andere (mit Sicherheit Erfahrenere) dazu sagen, und welche Argumente es gibt, die ich nicht bedacht habe. Viele Grüße, Christian
>Wieder viele Fragen für reichlich kontroverse Diskussion. Irgendwie kam mir das ganze so bekannt vor: Beitrag "Richtlinien für große FPGA Designs?" Ich denke, es hat wenig Sinn hier alles immer wieder durchzukauen. Wenn man eine ganz konkrete Frage und viel Glück hat, kann man selbst hier ja manchmal eine hilfreiche Antwort finden. Aber Du siehst ja wie es sich entwickeln kann.
Richtig, es geht um das gleiche Projekt, aber in dem Beitrag ging es ehr darum wie man ein großes Projekt FPGA seitig angeht. Hier wollte ich konkret einige Dinge über Platinendesign wissen. Ich würde daher nicht sagen, dass die gleiche Sache wieder durchgekaut wird. Zugegeben, ob es sinnvoll ist so viele Fragen gleichzeitig zu stellen ist ein anderer Punkt.
Christian H. wrote: > hat schon mal jemand 0402 von Hand gelötet? 0603 habe ich schon oft > gemacht und das klappt auch ganz gut, aber ist 0402 auch noch machbar? Ja, mit dem normalen Lötkolben ist es aber ziemlich schwierig. Etwas besser geht es mit dem Heißluft-Lötkolben, wobei man immer auf Tombstones aufpassen muss. Mikroskop hatte ich keines, aber eine beleuchtete Tischlupe. Ich würde 603 nehmen falls 402 nicht zwingend erforderlich ist.
Angehängte Dateien:
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Vorschlag.png
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Hallo Christian, > Momentan tendiere ich dahin, das auf 2 Platinen zu verteilen. Ist das sin voll? Ich denke eher nicht. Es gibt ziemlich edle Messkarten, die auf nur einer Platine ihren Dienst verrichten. Wenn es denn doch sein muss, dann möglichst keine Flachbandkabel benutzen. > Wenn doch beides auf eine Platine mache,teile ich die Massefläche beim > übergang analog/digital auf? Schau dir mal meinen Vorschlag (Vorschlag.bmp) an. Soll nur das Prinzip zeigen. Ich geh davon aus, das du getrennte Spannungsregler für die Analoge (U2) und Digitale (U1) Sektion nimmst mit einer gemeinsamen GND Plane. ADC 1 und 2 sind quasi über dem Spalt plaziert. Das Pin Out der ADC's ist in der Regel daraufhin optimiert. Auf der einen Seite Digital, auf der anderen Analog. Wobei ich nicht weiß, welche du einsetzen willst (Bauform ?). > Unter welchen Umständen sollte man differentielle Übertragung wählen? Meinst du die Analogen-Messsignale ? Differentielle Signalübertragung ist prinzipbedingt unanfälliger gegenüber Störungen. Wenn deine Analogen Signale also nur geringe Spannungen aufweisen, wäre das, denke ich das beste. Grüsse, Uwe
Uwe wrote: > Ich denke eher nicht. Es gibt ziemlich edle Messkarten, die auf nur > einer Platine ihren Dienst verrichten. Hauptgrund wäre bei mir die Analogschaltung nochmal überarbeiten zu können ohne die Digitalschaltung komplett neu machen zu müssen, so also Platz auf der Platine und Bauteile zu sparen. Außerdem sollte der analog-Teil ja auch mit 2 Lagen auskommen > Schau dir mal meinen Vorschlag (Vorschlag.bmp) an. Soll nur das Prinzip > zeigen. Ich geh davon aus, das du getrennte Spannungsregler für die > Analoge (U2) und Digitale (U1) Sektion nimmst mit einer gemeinsamen GND > Plane. Ok, so hätte ich es wohl auch gemacht, wenn ich hier keine Tipps bekommen hätte. Also mit der linken Seite nur AGND der ADCs verbinden und mit der rechten Seite nur DGND? Wäre es vielleicht nochmal sinnvoll für jeden analogen Kanal die Massefläche auf zu spalten? Ich meine, damit die Ströme von Kanal 1 nicht über die Masse von Kanal 2 fließen (Was wie ich es verstanden habe eins der grundlegenden Probleme bei nicht differentieller Übertragung ist). > ADC 1 und 2 sind quasi über dem Spalt plaziert. Das Pin Out der ADC's > ist in der Regel daraufhin optimiert. Auf der einen Seite Digital, auf > der anderen Analog. Ist bei meinem so, wenn ich mich richtig erinnere. > Wobei ich nicht weiß, welche du einsetzen willst (Bauform ?). Siehe oben irgendwo, den gibt es glaube ich nur in TQFP64 > Meinst du die Analogen-Messsignale ? Ja > Differentielle Signalübertragung ist prinzipbedingt unanfälliger > gegenüber Störungen. Wenn deine Analogen Signale also nur geringe > Spannungen aufweisen, wäre das, denke ich das beste. Ja, ist mir bekannt, nur was heißt gering? Es ist pauschal sicher schwer zu sagen ab welchen Spannungen, Leitungslängen, Störeinflüssen differentiale Signale sinnvoll sind, aber kann man da wenigstens grob was sagen? Was ist mit der analogen Masse die z.B. in Verstärkerschaltungen mit Operationsverstärker verwendet wird? Einfach mit der Massefläche verbinden oder als separates Signal nach Ground Mecca führen? Viele Grüße, Christian
Marco G. wrote: > Ja, mit dem normalen Lötkolben ist es aber ziemlich schwierig. Etwas > besser geht es mit dem Heißluft-Lötkolben, wobei man immer auf > Tombstones aufpassen muss. > Mikroskop hatte ich keines, aber eine beleuchtete Tischlupe. > > Ich würde 603 nehmen falls 402 nicht zwingend erforderlich ist. Mikroskop habe ich zwar eins zur Verfügung, Heißluft auch, trotzdem werde ich dann mal lieber drauf verzichten, wenn es passt.
Christian H. wrote: > Hauptgrund wäre bei mir die Analogschaltung nochmal überarbeiten zu > können ohne die Digitalschaltung komplett neu machen zu müssen, ... > ... mit 2 Lagen auskommen Ist ein gutes Argument. Einziger Nachteil ist, das du 2 Platinen bezahlen musst. Ich bin mir nicht sicher, aber sind die analogen Messsignale Impedanzen ? Das geht zwar auch auf einem 2-lagen Board, brauchen aber viel Platz. (Coplanare Impedanzen) > Also mit der linken Seite nur AGND der ADCs verbinden und mit der rechten Seite nur DGND? ja, aber eher umgekehrt, bezogen auf meinen Vorschlag. > Wäre es vielleicht nochmal sinnvoll für jeden analogen Kanal die Massefläche auf zu spalten? Kann man sicher machen, aber das verkompliziert dein Layout. Die verschiedenen Mess-GND's müssen streng genommen ja auch wieder sternförmig geroutet werden. Die Gefahr, das man sich durch ein übersehenes Detail dieses empfindliche Gebilde versaut ist recht groß. > Wenn deine Analogen Signale also nur geringe Spannungen aufweisen,... > ...nur was heißt gering? Ich Vermute mal, du willst auch im unteren mV Bereich messen. Grüsse, Uwe
Nur reine Interresse: 4 lagig soll ich mir das so vorstelle wie ein Stück Toilletten Papier was aus 4 einzelnen Lagen besteht? Wie lötet man denn sowas???Jede Lage einzelnt? dann wärs eigentlich nicht 4 lagig sondern einlagig. Wie geht das also nun?
Moin Moin, NetteMann, nein ,nein. Wenn hier von x-lagigen Platinen gesprochen wird, meint man EINE Platine, die im inneren aus mehreren getrennten Kupfer Lagen aufgebaut ist. So was wird wie jede andere Platine auch gelötet. Jetzt hier darzustellen, wie das hergestellt wird sprengt endgültig den Rahmen dieses Threads. Multilayer haben mit Klopapier eine Gemeinsamkeit, manchmal ist es besser, mehr als 2 lagen zu haben ... Grüsse
Christian H. wrote: > Marco G. wrote: >> Ja, mit dem normalen Lötkolben ist es aber ziemlich schwierig. Etwas >> besser geht es mit dem Heißluft-Lötkolben, wobei man immer auf >> Tombstones aufpassen muss. >> Mikroskop hatte ich keines, aber eine beleuchtete Tischlupe. >> >> Ich würde 603 nehmen falls 402 nicht zwingend erforderlich ist. > Mikroskop habe ich zwar eins zur Verfügung, Heißluft auch, trotzdem > werde ich dann mal lieber drauf verzichten, wenn es passt. Nur das Mikroskop ist direkt über der Platine, die Tischlupe konnte ich seitlich platzieren. Tombstones sind immer entstanden wenn ich die 402 Widerstände nicht genau von oben an gepustet habe. Und natürlich muss man darauf achten dass beide Seiten gleichzeitig schmelzen. Die 603 Kondensatoren waren scheinbar schwer genug, um sich nicht aufzustellen. @NetteMann: http://www.multipcb.de/ger/sites/pool/pool_01_03_00.html
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