Hallo zusammen, möchte gerne eure Meinung zu der folgenden Schaltung
hören.
Zuerst zur schaltung: IC1 und IC2 repräsentieren je ein CMOS IC. Die
Symbole und Anschlüsse stimmen aber NICHT überein, es sind einfach
x-beliebige! Die Versorgungsspannung von den IC's habe ich hingezeichnet
um die unterschiedlichen Spannungslevels zu verdeutlichen.
IC1: CMOS Ausgänge (0V-3.3V)
Komp: LVPECL Ein- und Ausgänge
IC2: CMOS Eingang mit Offset! CM=900mV; Vpp>500mV (LOW:<650mV
HIGH:>1150mV)
Nun zu den Fragen:
1. Was haltet Ihr von der Verbindung IC1->Komp.? Braucht es dort die
50ohm (parallelschaltung) Eingangsimpedanz für die LVPECL eingänge, oder
kann ich die widerstände der spannungsteiler auch grösser wählen. (wäre
praktisch um leistung zu minimieren!!!) und was ist mit der
Leitungsimpedanz der mikrostrip leitung? die muss nicht 50ohm sein, oder
schon? Singal sind 3ns pulse mit periode T=100ns (3%duty cycle und
deshalb ziemlich steil) (wahrscheinlich frequenzen bis ca. 1.5GHz
vorhanden)
Allerdings mikrostripleitung zwischen IC1 und komp. nur ca 5mm lang
deshalb:
leitungslänge << lambda/10
Zum 2.teil (verbindung Komp->IC2) Signal ist ein 300MHz Clocksignal
(d.h. dutycycle = 50%) und distanz zwischen Komp->IC2 maximal 3mm.
2. Was meint ihr zur terminierung des negativen LVPECL ausgangs? Wieder
schön brav mit 50ohm terminiert. kann ich auch mit High-Z abschliessen,
brauch das signal ja nicht und würde leistung sparen...
3. Was ist mit der terminierung des positiven LVPECL ausgangs? habe die
195ohm mal irgendwo gesehen. Ich hätte eher wieder mit 127ohm/83ohm wie
beim neg. ausgang abgeschlossen. Weiss jemand warum so?
4. Dann wird mit 10nF getrennt und nachher mittels 100ohm/100ohm
spannungsteiler auf 900mV spannungslevel (common mode) angehoben. Der
spannungsteiler 100/100 muss nicht 50ohm sein, richtig? Da das LVPECL
signal nur AC-gekoppelt. Kann ich also (nur unter dem gesichtspunkt der
terminierung!!) die widerstände viel grösser wählen z.b. 100k/100k?
5. Die spannungsteiler widerstände (100/100) dürfen aber auch nicht zu
gross sein, da sie zusammen mit Cgs (des eingangs CMOS von IC2) einen
tiefpass bilden. wird Cgs unter umständen durch die induktivität des
bondingdrahts ein wenig kompensiert? heisst ich kann grössere R's
nehmen? Kann ich mit Cgs von ungefähr 10fF rechnen?
6. Der spannungsteiler bildet aber mit der 10nF AC-kopplung auch noch
einen Hochpass aus sicht von IC2. Deshalb muss ein widerstand in serie
mit C um das überschwingen zu unterdrücken. hier mal einen wert von
10ohm eingesetzt. Ist das auch richtig? vom prinzip? 10ohm/100ohm/10nF
sind erst werte aus dem Bauch. Rechne Sie aus sobald ich von euch das OK
bezüglich funktionalität/validierung der schaltung bekomme.
Danke dass ihr das alles bis hier durchgelesen habt und freue mich schon
auf eure kommentare!
gruss screeb
PS: Eigentlich könnte ich doch jedem Widerstand richtung VCC und GND
eine kleine induktivität in serie verpassen!! Was meint ihr dazu? Würde
die hochfrequenten signale von GND und VCC fernhalten ohne die
DC-Terminierung der LVPECL Ein- und Ausgänge zu stören!! Wäre fast zu
schön um wahr zu sein.
Ach ja, und was meint ihr, ist es schlimm single-ended und
differentielle signale nahe zusammen zu haben? Soll ich die
differentiellen auf einen anderen Layer verbannen? So fertig, muss heute
morgen früh raus...;-)
Aus welchem CMOS Ic kommen denn 3ns Pulse raus ? Das CMOS IC kann kaum
einen so niederohmigen Teiler treiben. Der Eingang des Komparators ist
viel hochohmiger, der Teiler kann daher auch hochohmig sein. Der
Referenzeingang des Komparators kann hochohmiger sein. Kann ein 10k
Teiler sein, allenfalls in der mitte mit 10nF puffern. Den ungebrauchten
Ausgang des Komparators kann man auch mit 470 Ohm runter ziehen. Fuer
5mm braucht man keine Striplines.
Warum nimmst du nicht einfach einen Spannungsteiler 45%-55% zwischen
3V3-CMOS und 1V8-CMOS und vergisst den Komparator?
Wenn du den so niederohmig wie möglich machst (Treiberleistung des
3V3-CMOS), dann sollte es auch kein Geschwindigkeitsproblem geben. Im
schlimmsten Fall kannst du, ähnlich wie in einem Tastkopf, mit einem
kleinen C über dem oberen Widerstand die Streu- und Eingangskapazität
des Empfängers kompensieren.
Das heisst also die Widerstandswerte des Spannungsteilers am Eingang des
Komparators werden durch eine Ober- und Untergrenze bestimmt. Rmin so,
dass der CMOS IC1 ihn noch treiben kann und Rmax so, dass die schaltung
genügend schnell ist. Korrekt?
@Aha:
>Den ungebrauchten Ausgang des Komparators kann man auch mit 470 Ohm >runter
ziehen.
Wie kommst du auf diesen Wert? Warum nicht grösser?
>Fuer 5mm braucht man keine Striplines.
Verbindungen zwischen den IC's brauch ich nunmal auf meinem Board...
Meinst du damit einfach, dass die Wellenimpedanz unwichtig ist bei 5mm?
Das denke ich eben auch, da 5mm VIEL kürzer ist als die wellenlänge.
@HildeK:
>Warum nimmst du nicht einfach einen Spannungsteiler 45%-55% zwischen>3V3-CMOS und 1V8-CMOS und vergisst den Komparator?
Eigentlich sind das 2 verschiedene Teile meiner Schaltung. An einem Ort
kommt 3.3CMOS-->PECL vor, und an einem anderen PECL-->1.8CMOS. Hab sie
nur der einfachkeitshalber zusammengefasst. Es sind auch andere Signale.
zwischen 3.3CMOS und PECL-bauteil ist es ein Puls. Und zwischen
PECL-bauteil und 1.8CMOS ist es ein 300MHz Takt.
Was haltet Ihr vom 2.Teil der Schaltung (Komp.->IC2)?
Habe ein bisschen Verständnisschwierigkeiten mit PECL. Laut
Simulationsprogramm (Spice) ist die Terminirung der Bauteile
irrelevant!!! Bei der Simulation konnte ich ein PECL Bausteil direkt mit
einem CMOS eingang verbinden, oder mittels 100MOhm gegen GND
abschliessen!! Kam immer das erwünschte Resultat raus. Aber eigentlich
heisst es immer, dass man die UNBEDINGT mit 50ohm gegen VCC-2V
abschliessen muss. In welchem Fall ist das wichtig? Und wann kann ich
hochohmig ran? Müssen nur die Ausgänge 50ohm terminiert sein?
Eigentlich sollte das PECL bauteil doch hochomig abgeschlossen gar nicht
funktionieren. Da der open-emitter Ausgang dann gar kein LOW erzeugen
kann(fehlender oder zu hoher PULL-DOWN)?!? Warum geht es in der
Simulation einwandfrei?
Wäre für weitere Antworten/Erklärungen sehr dankbar!
screeb
Es gibt auch fertige Leveltranslator: siehe
http://ece.wpi.edu/analog/resources/an1672-d.pdf
In deinem Fall kämen auch MC100LVELT22 und LVELT23 in Frage. Bei dem
PECL-CMOS-Translator brauchst du eben noch den Spannungsteiler 3V3 auf
1V8.
>Habe ein bisschen Verständnisschwierigkeiten mit PECL.
Wenn du Literatur findest zu ECL: die gilt auch für PECL und LVPECL,
spezielle die Schwellspannung ist immer bei VCC-2V. Und, der Unterschied
zwischen ECL und PECL liegt nur in der Definition der Masse...
Literatur z.B. hier, mit noch ein paar weiteren Links am Ende des
Dokuments:
http://www.propagation.gatech.edu/Archive/PG_TR_050518_RJP/PG_TR_050518_RJP.pdf
Es gibt mehrere Möglichkeiten der Beschaltung:
- Am Empfänger entweder 100 Ohm Abschluss zwischen den differentiellen
Leitungen oder zweimal 50 Ohm auf VCC-2V.
- Falls kapazitive Trennung notwendig ist, dann an jedem Ausgang
zusätzlich 220 Ohm nach GND.
- den ungenutzten Ausgang nur auf GND mit 220 Ohm, den anderen über 50
Ohm an VCC-2V.
Wenn differentiell abgeschlossen wird, dann braucht's keinen Widerstand
nach GND. Falls einer da ist, ändert das nicht viel, besonders dann,
wenn er hochohmig ist.
Ich weiß nicht, was in deiner Simulation nicht stimmte, aber auch mit
hochohmigen Widerständen wird das schön schalten. Vermutlich werden aber
dann in der realen Welt Streukapazitäten dir die Flanke kaputt machen.
Ich würde in deiner Schaltung den Zweig PECL zu 1V8-CMOS so lösen:
- 220 Ohm an GND für den unbenutzten Ausgang
- Thevenin-Abschluss für den aktiven Ausgang, mit C in Serie und zwei
höherohmigen Teilern am CMOS-Eingang
ODER
- beide Ausgänge mit 220 Ohm gegen GND und
- C in Serie und die beiden 100-Ohm-Teiler für Offset und Abschluß
gleichzeitig.
Beide Varianten sollten deshalb gehen, da der PECL-Hub ganz gut auf den
1V8-CMOS-Hub passt (nach deinen Angaben oben).
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