Gast
#1100013
Hallo zusammen, möchte gerne eure Meinung zu der folgenden Schaltung hören. Zuerst zur schaltung: IC1 und IC2 repräsentieren je ein CMOS IC. Die Symbole und Anschlüsse stimmen aber NICHT überein, es sind einfach x-beliebige! Die Versorgungsspannung von den IC's habe ich hingezeichnet um die unterschiedlichen Spannungslevels zu verdeutlichen. IC1: CMOS Ausgänge (0V-3.3V) Komp: LVPECL Ein- und Ausgänge IC2: CMOS Eingang mit Offset! CM=900mV; Vpp>500mV (LOW:<650mV HIGH:>1150mV) Nun zu den Fragen: 1. Was haltet Ihr von der Verbindung IC1->Komp.? Braucht es dort die 50ohm (parallelschaltung) Eingangsimpedanz für die LVPECL eingänge, oder kann ich die widerstände der spannungsteiler auch grösser wählen. (wäre praktisch um leistung zu minimieren!!!) und was ist mit der Leitungsimpedanz der mikrostrip leitung? die muss nicht 50ohm sein, oder schon? Singal sind 3ns pulse mit periode T=100ns (3%duty cycle und deshalb ziemlich steil) (wahrscheinlich frequenzen bis ca. 1.5GHz vorhanden) Allerdings mikrostripleitung zwischen IC1 und komp. nur ca 5mm lang deshalb: leitungslänge << lambda/10 Zum 2.teil (verbindung Komp->IC2) Signal ist ein 300MHz Clocksignal (d.h. dutycycle = 50%) und distanz zwischen Komp->IC2 maximal 3mm. 2. Was meint ihr zur terminierung des negativen LVPECL ausgangs? Wieder schön brav mit 50ohm terminiert. kann ich auch mit High-Z abschliessen, brauch das signal ja nicht und würde leistung sparen... 3. Was ist mit der terminierung des positiven LVPECL ausgangs? habe die 195ohm mal irgendwo gesehen. Ich hätte eher wieder mit 127ohm/83ohm wie beim neg. ausgang abgeschlossen. Weiss jemand warum so? 4. Dann wird mit 10nF getrennt und nachher mittels 100ohm/100ohm spannungsteiler auf 900mV spannungslevel (common mode) angehoben. Der spannungsteiler 100/100 muss nicht 50ohm sein, richtig? Da das LVPECL signal nur AC-gekoppelt. Kann ich also (nur unter dem gesichtspunkt der terminierung!!) die widerstände viel grösser wählen z.b. 100k/100k? 5. Die spannungsteiler widerstände (100/100) dürfen aber auch nicht zu gross sein, da sie zusammen mit Cgs (des eingangs CMOS von IC2) einen tiefpass bilden. wird Cgs unter umständen durch die induktivität des bondingdrahts ein wenig kompensiert? heisst ich kann grössere R's nehmen? Kann ich mit Cgs von ungefähr 10fF rechnen? 6. Der spannungsteiler bildet aber mit der 10nF AC-kopplung auch noch einen Hochpass aus sicht von IC2. Deshalb muss ein widerstand in serie mit C um das überschwingen zu unterdrücken. hier mal einen wert von 10ohm eingesetzt. Ist das auch richtig? vom prinzip? 10ohm/100ohm/10nF sind erst werte aus dem Bauch. Rechne Sie aus sobald ich von euch das OK bezüglich funktionalität/validierung der schaltung bekomme. Danke dass ihr das alles bis hier durchgelesen habt und freue mich schon auf eure kommentare! gruss screeb PS: Eigentlich könnte ich doch jedem Widerstand richtung VCC und GND eine kleine induktivität in serie verpassen!! Was meint ihr dazu? Würde die hochfrequenten signale von GND und VCC fernhalten ohne die DC-Terminierung der LVPECL Ein- und Ausgänge zu stören!! Wäre fast zu schön um wahr zu sein. Ach ja, und was meint ihr, ist es schlimm single-ended und differentielle signale nahe zusammen zu haben? Soll ich die differentiellen auf einen anderen Layer verbannen? So fertig, muss heute morgen früh raus...;-)
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Pegelwandlung___Terminierung.PNG
(4,2 KB)
