Zum Layout:
1. Fiducicals auf die Leiterplatte, mindestens 2 Stück, Diagonal.
Üblich ist ein kleiner Kreis im Kupfer, Durchmesser 2mm, vom Stopplack
ausgespart.(Ein Kleines Doppelkreuz geht auch) Es muss ein guter
Kontrast für das Video-System haben.
2. Oben ist beim Flying-Prober dort, wo die flacheren Bauteile sind. Da
der Prober dann nicht so weit nach oben und unten fahren muss.
3. "Unten" plaziert man am besten ein zusätzliches Masse-Pad und für
VCC´s auch ein extra PAD, weil viele Prober diese Singale von unten
kontaktieren können.
4. Alle Pad´s von Bauteilen sollen 200ym (also 0,2mm) überstehen, da man
mit dem Prober auf das PAD pieken möchte und nicht auf das Bauteil.
(Sonst würde mann möglicherweise eine schlechte Lötstelle übersehen, da
das Bauteil durch die Nadel auf das PAD gepresst wird.)
5. Jedes Netz sollte natürlich zugänglich sein, also durch ein VIA, ein
PAD oder einen extra Testpunkt, wenn es anders nicht geht.
Dazu müssen natürlich die VIA´s, die mann als Testpunkt verwenden will,
Lackfrei sein. ( Die anderen können "zu" sein.)
6. Mann muss natürlich noch mit seinem CAD-Programm noch die Datei für
den Prober erzeugen können... (Ob´s mit EAGLE möglich ist, weiss ich
nicht).
Altinum, PADS, Mentor können das aber.
7. In der BOM sollte auch eine Spalte mit zulässiger Bauteiltoleranz
sein.
8. Der Schaltplan sollte als PDF mit Suchfunktion mitgeliefert werden.
9. Die Leiterplatte benötigt einen bauteilfreien Rand von 3mm an zwei
gegenüberliegenden Seiten, ( kann auch das Panel sein, was später
entfernt wird.)
10. Die ersten Testpunkte sollten 6mm zum Leiterplattenrand einhalten.
Die Prüfdichte ist relativ groß. Möglicherweise kann man die immer noch
verbesseren, wenn man seine JTAG-Interfaces bei allen Chips richtig
zugänglich macht, dann kann man Flying-Probe mit Boundary-Scan
kombinieren.
Frag doch mal bei der Firma ITOCHU an, die haben ein Tutorial ( Herr
Lewandowski)
Erkannt wird:
Kurzschluss
Fehlendes Bauteil
Verpolung
Falscher Wert
Kein Kontakt
Lötfehler