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Forum: FPGA, VHDL & Co. Simulation mit WebPack 10.1.03 leuft nicht.


Autor: Ulk (Gast)
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Hallo Leute,

ich habe ein Problem bei dem ich schon seit Tagen nicht wirklich weiter 
komme.
Eigentlich geht es darum mit einem XC9536XV CPLD unipolare 
SPI-Bussignale einmal in Differenzialsignale und andermal wieder zurück 
zu wandeln.
Nachdem ich an dem Problem schon mehr als eine Woche abends und jetzt 
das ganze Wochenende probiert habe, bin ich langsam am verzweifeln.
Habe den Teil der nicht läuft auf ein Minimum abgespeckt um das Problem 
einzukreisen.
Der Teil sieht so aus:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity dmy is
Port (
   data :     inout std_logic_vector(1 downto 0);
  intD :   in   std_logic_vector(1 downto 0);
  outD :  out  std_logic_vector(1 downto 0);
   oe :     in   std_logic
);
end entity dmy;

architecture Behavioral of dmy is

signal oe_int : std_logic;


begin

-- interne Signale

oe_int <= oe;
data <= intD when oe_int = '1' else "ZZ";
outD <= data;

end Behavioral;

Wenn ich den Teil simuliere kommt leider nur Mist heraus und das obwohl 
die .OE Signale den richtigen Zustand hat.
Kann doch wohl nicht sein das diese einfache Logik nicht läuft, oder 
liegt das nur an der Simulation.

Falls jemandem hier was dazu einfällt sage ich schon mal vorab Danke, 
Ulk

Autor: Duke Scarring (Gast)
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Wie sieht denn Deine Testbench aus? (siehe auch VHDL Testbench)
Und wie die resultierenden Timingdiagramme?

Duke

Autor: Ulrich Klakow (ulk)
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Hallo Duke,

hatte gedacht ich hätte einen Screenshot mit angehängt, ist leider nicht 
so.
Bin eben gerade in der Firma und fahre wohl um drei nach Hause, ich kann 
das File, oder wenn du willst das Testprojekt als Zip-File hochladen 
wenn ich zu hause bin.

Gruß, Ulk

Autor: Ulrich Klakow (ulk)
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Duke Scarring wrote:
> Wie sieht denn Deine Testbench aus? (siehe auch VHDL Testbench)
> Und wie die resultierenden Timingdiagramme?
>
> Duke
Hallo Duke,

ich habe den Fehler gefunden. Ich habe bei der Simulation des 
bidirektionalem 2-Draht Bus bei gesetztem "oe" nicht gewusst das ich die 
Stimulus auf "Z" setzen muss.

Gruß, Ulk

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