Hallo Alle miteinander Ich arbeite im Moment als HiWi an meiner FH und meine Aufgabe ist es einen Boundary Scan - Praktikumsversuch aus dem Boden zu stampfen. Ich dachte mir, dass ich in dem Versuch das User-Register miteinbinde um so einen Datenaustausch zwischen Prüf-PC und VHDL-Design zu realisieren. Nun habe ich allerdings das Problem, dass ich auf dem Evaluation-Board nur 2 CPLD's (Xilinx XC9572 und Altera EPM7032) habe und diese laut BSDL-File kein User-Register besitzen. Jetzt dachte ich, dass ich die Testart INTEST verwenden kann um so die Daten ins Design zu bringen. Und dann den Baustein wieder in BYPASS-Modus bringe und dann wieder das normale Design die Kontrolle über die Pins übernimmt. Allerdings wird wohl beim Umschalten auf BYPASS das gesamte Design geresettet (schlechtes deutsch.... ich weiß). Kann mir da vielleicht jemand Anregungen geben oder meine Erfahrung bestätigen? Weiß irgendjemand wo ich genauere Informationen über das Zeitverhalten des UUT's beim Umschalten zwischen den Testmethoden bekomme? VG Martin
Wieso muss denn Boundary Scan während des normalen Betriebs funktionieren? Das ist doch für Tests nach der Produktion gedacht. So einfach ist das nämlich nicht, denn für die BS-Funktionalität werden oft auch "normale" Makrozellen usw benutzt. BS wird im EXTEST Modus ausgeführt, das Innenleben des FPGA/CPLD ist dann vollständig von den Pins entkoppelt. Wir arbeiten mit Göpel Cascon, das geht sehr gut. Will man aber mit dem bereits konfigurierten FPGA BS machen, muss man nach dem Design erstellen noch ein neues BSDL-File erzegen, das die entstandene Konfiguration widerspiegelt. Allerdings ist die Sache dann nur eingeschränkt testbar, weil ja Ausgänge und Eingänge schon festgelegt sind. Klar kann man bei manchen FPGAs auch über JTAG dann mit dem Design kommunizieren, aber das ist eher eine Nebenaufgabe. Was genau ist denn die Aufgabenstellung?
Grüß Dich > Wieso muss denn Boundary Scan während des normalen Betriebs funktionieren? Muss es doch nicht. Ich will den Studenten damit nur deutlich machen, dass man über das JTAG-Interface auch Daten austauschen kann. Meine eigentliche Idee war es eine dezimale Zahl über den Boundary Scan-Bus zu schicken und dem VHDL-Design zur Verfügung stellen. Das Design sollte dann die Ausgabe an eine 7-Segment-Anzeige erledigen. > So einfach ist das nämlich nicht, denn für die BS-Funktionalität werden > oft auch "normale" Makrozellen usw benutzt. Das versteh ich nicht. Meinst Du mit "normalen" Makrozellen LUT's? > Wir arbeiten mit Göpel Cascon, das geht sehr gut. Das ist gut. Ich habe nämlich auch das Cascon zur Verfügung. > Will man aber mit dem bereits konfigurierten FPGA BS machen, muss man > nach dem Design erstellen noch ein neues BSDL-File erzegen, das die > entstandene Konfiguration widerspiegelt. Das verstehe ich auch nicht. In dem BSDL-File ist doch nur die Beschreibung der Pins und der Boundary Scan-Funktionalitäten hinterlegt. Warum muss ich das File ändern? Wenn ich ein Design im svf-Format in den PLD übertrage und danach via BS kurzzeitig ein paar Pins schalte (also den Baustein in EXTEST bringe) und danach wieder den Baustein in BYPASS schalte... dann ist die VHDL-Funktionalität danach noch immer da. > Klar kann man bei manchen FPGAs auch über JTAG dann mit dem Design > kommunizieren, aber das ist eher eine Nebenaufgabe. Das das nicht die Hauptaufgabe ist ist mir auch klar. Aber ich will den Studenten eine Aufgabe geben, bei der am Ende ein Erfolgserlebnis kommt :). > Was genau ist denn die Aufgabenstellung? Da habe ich keine richtige Vorgabe. Ich dachte mir für das Praktikum bereits folgende Themen aus: 1. Schaltplan importieren 2. Infratest 3. Interconnection-Test 4. ID-Code auslesen 5. LED-Lauflicht (mittels EXTEST) 6. unidirektionaler Kommunikation mittels User-Register 7. Fehlererkennung (Dazu sind Fehlerschalter auf dem Board vorhanden) Die Studenten sollen in der Vorlesung ein Skript von mir bekommen indem die grundlegenden Befehle von Caslan beschrieben werden. Zur Praktikumsvorbereitung sollen sie schon die entsprechenden Caslan-Programme vorbereiten. Mein Prof hätte halt auch gern in dem Praktikum gesehen, dass man so das Design verifizieren kann. Quasi "Simulation in Hardware". VG Martin
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.