Hallo,
ich entwickle eben ein Board mit einem Speicherbaustein der mit 50MHz
tataktet wird. Leider steht mir nur eine 2-lagige Platine zur Verfügung,
mit etwa 1,5mm dicke.
Ich bin im Moment am rätseln, wie es sinnvoll ist die Taktleitung vom
Controller zum Speicher zu layouten. Leider wird sie recht lang, eine
Serienterminierung ist deshalb vorgesehen. Ich frage mich aber eher, wie
breit man die Leiterbahn wählen sollte, also welcher Wellenwiderstand
sinnvoll ist.
Ist die Annahme richtig, dass eine Impedanz nahe des
Luft-Wellenwiderstandes die "Antennenwirkung" verstärkt?
Vielleicht habt ihr ja bereits Erfahrung damit. Danke.
Und, ist es sinnvoll eher eine Taktleitung hoher oder niedriger Impedanz
zu layouten? Oder ist das egal und es heißt "Hauptsache angepasst?"
Platz für breite Leitungen wäre genug da.
Das kommt auch darauf an welche Signal Amplitude man haben muss. Wenn es
TTL sein muss, dann braucht man fuer ein 50 Ohm Signal an 2.5V schon
50mA.
Ein 50 Ohm Stripleine auf einer 1.5mm Platte ist leider schon 2mm breit,
oder so. Mit nur einer Lage kann man zb einen Coplanaren Wellenleiter
nehmen. Den kann man als 50 ohm mit einem 4/30/4mil layout machen, und
der ist weniger als halb so breit wie der andere. Der 4mil Abstand ist
vielleicht eine Huerde. Mit zusaetzlicher GND Plane geht der Abstand auf
7mil hoch.
Ein normales Logisches signal ist auch als 100 Ohm denkbar. Eine
Abstrahlung auch bei 377 Ohm Wellenimpedanz ist kein Thema. Denn zuerst
muesste die welle in den Freien Raum koppeln koennen. Und das ist eine
Geometriefrage, eine Frage des Layouts.
hajo (Gast)
Datum: 06.07.2009 12:15
Und, ist es sinnvoll eher eine Taktleitung hoher oder niedriger Impedanz
zu layouten? Oder ist das egal und es heißt "Hauptsache angepasst?"
Platz für breite Leitungen wäre genug da.
@ hajo (Gast)
>Und, ist es sinnvoll eher eine Taktleitung hoher oder niedriger Impedanz>zu layouten?
Tendenziell eher niedriger Wellenwiderstand, ist aber hier nciht
wirklich von Interesse. Da es eine einfache Punkt-zu-Punkt-Verbindung
ist, kommt man mit Serienterminierung eifach weg.
> Oder ist das egal und es heißt "Hauptsache angepasst?"
Der Ausgangswiderstand + Treiberinnenwiderstand = Wellenwiderstand.
>Platz für breite Leitungen wäre genug da.
Naja, bei 1,5mm Dicke braucht man für 75 Ohm ca. 1,5mm Breite. Das
willst du nicht wirklich. Mach sie 0,2..0,3mm breit, das ist OK. Viel
wichtiger ist die dazugehörige Massefläche bzw Masseleitung, siehe
Artikel Wellenwiderstand.
MFg
Falk
das mit der massefläche habe ich schon befürchtet, ich werde leider
nicht darum kommen unter der taktleitung einige quer zu ihr liegende
andere verbindungen zu routen. :(
was schätzt ihr hat ein avr32 uc3 für einen ausgangswiderstand an den
gpio-pins? ;) im "datenblatt" findet sich kein wert.
Fuer 1..10MHz Signale nehm ich jeweils ein 100 Ohm Seriewiderstand.
Bei 50 MHz kann der zu gross sein. Die Frage nach dem Portstrom des
Prozessors bringt nichts. Je mehr Strom, desto mehr Stoerungen. Die
Frage sollte eher sein, wie schaff ich den Clock mit so wenig power wie
noetig ueber die Platine. Ich wuerd mal auf LVDS tippen. Fuer eine Punkt
zu Punkt Verbindung optimal, und es fliessen nur 3mA.
Hin und wieder sollte man sich die Frage stellen, ob das Routing der
Signal nicht mit einer 4 lagen Platine einfacher wird, man dabei mehr
Zeit spart als die Platine mehr kostet.
@ hajo (Gast)
>das mit der massefläche habe ich schon befürchtet, ich werde leider>nicht darum kommen unter der taktleitung einige quer zu ihr liegende>andere verbindungen zu routen. :(
dann solltest du parallel zur Taktleitung eine Masseleitung routen. Oder
dann gleich Coplanar wie vorgeschlagen.
>was schätzt ihr hat ein avr32 uc3 für einen ausgangswiderstand an den>gpio-pins? ;) im "datenblatt" findet sich kein wert.
20..30 Ohm
@ hmm. (Gast)
>Fuer 1..10MHz Signale nehm ich jeweils ein 100 Ohm Seriewiderstand.>Bei 50 MHz kann der zu gross sein.
Nöö, das ist vollkommen freqeunzUNabhängig.
> Die Frage nach dem Portstrom des>Prozessors bringt nichts.
Doch, siehe Wellenwiderstand.
> Je mehr Strom, desto mehr Stoerungen. Die>Frage sollte eher sein, wie schaff ich den Clock mit so wenig power wie>noetig ueber die Platine. Ich wuerd mal auf LVDS tippen.
Käse. SDRAM hat nun mal LVTTL und das geht auch.
>Signal nicht mit einer 4 lagen Platine einfacher wird, man dabei mehr>Zeit spart als die Platine mehr kostet.
Das schon eher.
MFG
Falk
danke falk, auf die antwort habe ich gewartet, frag mich warum ich nicht
selbst darauf gekommen bin. :)
ich werde die leitungen koplanar ausführen, das hat übrigens auch den
vorteil des recht geringen wellenwiderstandes. ob auf der gegenseite
massefläche ist (normalfall) oder eben nicht (unterbrechung der fläche
wegen anderer leitung darunter) hat einen schön geringen einfluss auf
die impedanz, die reflexionen an diesen stellen sollten sich also in
grenzen halten.
Man sollte nicht annehmen, mit einem normalen Prozessor pin direkt eine
auf der anderen Seite parallel abgeschlossene Transmissionline treiben
zu wollen. Eine 100 Ohm line an 5V zieht dann schon 50mA. Alternativ
kann man AC terminieren, dann fliesst der Strom nur im Umschaltmoment.
Eine AC Terminierung ist ein R fuer den Wellenwiderstand plus ein C von
100nF oder so.
@hmm..: ich will dir ja nicht zu nahe treten, aber ich versteh schon was
von der materie.
der stromverbrauch einer taktleitung ist bei serienterminierung im
wesentlichen von taktfrequenz und umzuladender kapazität (die sich bei
koplanarer leitung ja leider erhöht) abhängig?! der stromverbrauch ist
damit leicht berechenbar. gleichanteil fließt nicht.
anders wäre es bei einer terminierung am ende der leitung.
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