Hat die SPI Schnittstelle beim AVR einen F SYNC ausgang??

@Carolin .. (Firma: ..) (carolin88)

>klappt ganz gut, jedoch wie beschalte ich den FSYNC pin vom ad??

Mit einem normalen IO-Pin.

>Ist bei der SPI spezifikation FSYNC überhaupt vorgesehen?

Nein.

MFG
Falk

danke für die kurze aber gute antwort :)

achja kurze frage noch, falls ich nur einen spi teilnehmer hab, kann ich 
den fsync des ad doch auch auf low legen oder? (also so dass er immer 
bereit ist zu empfangen)

> kann ich den fsync des ad doch auch auf low legen oder?
Hmmm, was steht denn im Datenblatt?

Bild 3:
Der Baustein braucht zum Abschluss des Protokolls den FSYNC.

Und in der Tabelle auf Seite 5:

1

Data Synchronization Signal, Logic Input. When this input is taken low, the 

2

internal logic is informed that a new word is being loaded into the device.

BTW:
FSYNC heißt beim SPI normalerweise Slave Select SS

ok das heist also och kann ihn dauerhaft auf low legen oder?

Diese Aussage im Datenblatt des Chips ist übrigens einfach falsch:

1

The setup conditions for correct operation of the interface are as follows: 

2

the SCK idles high between write operations (CPOL = 0), 

3

data is valid on the SCK falling edge (CPHA = 1).

Tatsächlich muß CPOL = 1 und CPHA = 0 sein, es wird der SPI-Mode 2 
verwendet    :-o

EDIT:
> ok das heist also och kann ihn dauerhaft auf low legen oder?
Nur, wenn du danach nie wieder was übertragen willst.
Zum Mitschreiben: FSYNC kennzeichnet Anfang (und implizit auch das Ende) 
einer Übertragung.

ich geh mal davon aus spi mode 1 und 2 unterscheiden sich das die eine 
bei high takt clockt, und die andere bei low?

und moment mal, was meinst du bitte mit c pol???

ok mathias ich geb dir zu 100% recht!
aber rein " theoretisch"
wäre es möglich fsync dauerhaft auf low zu legen, oder nicht???