Fitter: 107 % Design paßt in CPLD

Karlheinz Gast #1368397
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WinCupl ist ja nicht gerade stark verbreitet. Aber trotzdem eine Frage: 
wie kann es sein, daß der Fitter von WinCupl 107 % der Logic cells 
"unterbringen" kann? Gibt es diese Meldung auch bei anderen Programmen 
(z. B. Lattice)?


Total dedicated input used:  0/4   (0%)
Total I/O pins used    19/32   (59%)
Total Logic cells used     69/64   (107%)
Total Flip-Flop used     51/64   (79%)
Total Foldback logic used   0/64   (0%)
Total Nodes+FB/MCells     69/64   (107%)
Total cascade used     0
Total input pins     10
Total output pins     9
Total Pts       133
Creating pla file C:\WINCUPL\WINCUPL\SOURCE\\CN.tt3 with 0 inputs 0 
outputs, 0 pins 0 nodes and 0 pterms...

----------------  End fitter, Design FITS
$Device PLCC44 fits
FIT1504 completed in 0.00 seconds
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Läubi .. Persönliche Seite #1368403
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> Creating pla file C:\WINCUPL\WINCUPL\SOURCE\\CN.tt3 with 0 inputs 0
> outputs, 0 pins 0 nodes and 0 pterms...
Naja... 0 mal 0 mal 0 ... das passt gut auch in jeden CPLD ;)
Xilinx erzeugt einen Fehler wenns nicht mehr reingeht, zwigt aber im 
Report durchaus "Zwischenwerte" an.
Dann hat man die CHance zu sehen wo es hakt.
Mal ne Frage, bist du irgenwie an die Atmel dinger gebunden? Der 
XC9572XL(72 Macrozellen) ist bei Reichelt um die 3Euro im PLC44 
erhältich und soll sehr viel moderner als die Atmels sein, vieleicht 
lohnt ein Umsteig?
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Karlheinz Gast #1368531
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Nein an Atmel bin ich nicht gebunden, je eher ich die loswerde desto 
besser. Das Problem ist nur, die Designs mit dem ATF1502 & AFT1504, 
waren ursprünglich mit einem Philips CPLD gelöst, das von Xilinx 
weitergeführt wurde und nachdem Xilinx es aufgegeben hat von Atmel. Alle 
CPLDs sind für 5 V ausgelegt und passen Pin für Pin. Wenn ich umsteige 
brauche ich ein entsprechendes CPLD - und das habe ich bis jetzt noch 
nicht gefunden.
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