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Forum: Mikrocontroller und Digitale Elektronik Frage zu CMOS Schaltung


Autor: Gast (Gast)
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Hallo,

Ich lerne gerade für eine Prüfung (Elektronische Schaltungstechnik) 
komme aber mit einer CMOS Schaltung nicht zurecht. (1. Frage im 
angehängten PDF)

Ich hab mal mit einer Wertetabelle versucht hinter die Funktion der 
Schaltung zu kommen

A  B | Z
0  0 | ?  das ist mein Problem
1  0 | 0 , da der P-MOST leitet, bei dem das Gate direkt an B liegt 
(wird dann noch invertiert..)
0  1 | 0 selbe Begründung nur umgekehrt
1  1 | 1 beide N-MOST leiten und ziehen das Signal auf GND.

mein Problem ist jetzt der Zustand A=0 und B=0, da ich nicht weiß was 
die FETs da genau machen. Ich hab die Schaltung schon im Hades Simulator 
nachgebildet und da kommt mir ein XNOR- Gatter heraus, aber wie gesagt 
weiß ich nicht warum im Zustand 0,0 am Ausgang eine 1 ist.

Wäre toll wenn mir irgendjemand helfen könnte.
Danke lg

Autor: Klaus (Gast)
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wenn du an beiden Eingängen 0 hast, dann ist vor dem inverter an keinem 
Knoten ein Potential grösser 0 möglich, weil gar nirgends eine Spannung 
grösser 0 auftritt. Damit hast du am Ausgang eine 1

Autor: Philipp Burch (philipp_burch)
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Gast schrieb:
> mein Problem ist jetzt der Zustand A=0 und B=0, da ich nicht weiß was
> die FETs da genau machen. Ich hab die Schaltung schon im Hades Simulator
> nachgebildet und da kommt mir ein XNOR- Gatter heraus, aber wie gesagt
> weiß ich nicht warum im Zustand 0,0 am Ausgang eine 1 ist.

Nun, bei 0,0 am Eingang gibt es auf der ganzen linken Seite des 
Inverters keine 1. Die oberen FETs dürften dann ebenfalls leitfähig sein 
und die 0 auch aktiv zum Invertereingang treiben.

Autor: Gast (Gast)
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hallo,

Danke erstmal für die Antworten.
Ich verstehe nur nicht wie die beiden PMOST (oder einer davon) leiten 
können, (die NMOST sperren ja soundso) wenn die Gate-Source Spannung ja 
0V beträgt oder hab ich da einen grundlegenden Denkfehler?

lg

Autor: Kai Klaas (Gast)
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>Ich verstehe nur nicht wie die beiden PMOST (oder einer davon) leiten
>können, (die NMOST sperren ja soundso) wenn die Gate-Source Spannung ja
>0V beträgt oder hab ich da einen grundlegenden Denkfehler?

Da leitet kein einziger FET! Alle sind "Aus", also hochohmig zwischen 
Source und Drain, und bilden einen Spannungsteiler zwischen 0V auf der 
einen und 0V auf der anderen Seite. Dann kann am Abgriff des 
Spannungsteiler, also am Eingang des Inverters, auch nur 0V liegen.

Kai Klaas

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