LCD 2Zeilige Augabe

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signal data       : std_logic_vector(7 downto 0) := x"23";

DU must zu jeder Adresse data entpsrechedn sinvoll belegen.

Da ich noch nicht so viel Erfahrung mit VHDL habe, wäre ich für einen 
konkreten Ansatz dankbar.

Gruß,
H.H

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TEST: process 

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    begin

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    wait until rising_edge(clk_50m);    

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        if init_done = '1' then

5

            wr      <= '1';

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            if address /= end_Addr then

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                address <= address + 1;

8

            else

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                address <= (others => '0');

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            end if;

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      case address is 

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              when "00000" => data <= x"68";

14

              when "00001" => data <= x"61";

15

              when "00010" => data <= x"6C";

16

              when "00011" => data <= x"6C";

17

              when "00100" => data <= x"6F";

18

              when others  => data <= x"23";

19

            end case;

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        end if;

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    end process;

Schreibt 'Hallo' wenn ich mich jezt nicht vertan habe, kann es leider 
hier gerade nicht testen...

@ Dieter
> Strasse
... sollte das nicht Straße heißen?
Der Rest ist allerdings korrekt   ;-)

>> Uups, vielleicht sollte ich doch erstmal den Führerschein machen, dann
bin ich zwar noch kein Rennfahrer, aber ich weiss wie man beschleunigt

...im Entwicklungszentrum der PORSCHE AG war ich bereits mit einem 911 
turbo auf der Rennstrecke ;-)

Gruß

>>Schreibt 'Hallo' wenn ich mich jezt nicht vertan habe, kann es leider
>>hier gerade nicht testen...

Ja, macht es! Danke!