Frequenzverdopplung in FPGA

du könntest dir ein Delay-Element mittels Handinstanzierung von LUTs und 
XLOC bauen. Das hat ein relativ determinitisches Delay. Dann erzeugte 
Clock rausleiten und "abstimmen".

Es ist vor allem stark temperaturabhängig ;)

Danke für die Antworten erstmal!
Ok, hier die Geschichte rundherum: ich habe 6 Kameraeingänge die mit 
unabhängigen, unzusammenhängenden Clocks daherkommen. Ich bekomme Daten 
an beiden Flanken des Clocks (DDR sozusagen), muss die Daten aber mit 
der steigenden Flanke weitergeben, oder ggf. intern in einem Blockram 
buffern, was ja auch nur mit der steigenden Flanke möglich ist.

Das mit dem Delay Element habe ich mir auch schon überlegt, aber da kenn 
ich mich nicht richtig aus. Wie groß sind denn da die Toleranzen? Wenn 
das Tastverhältnis nicht ganz 50/50 ist, ist das nicht so tragisch. 
Müsste ich das im "Floorplaner" machen?

Wolfgang

An den Eingangpins sind programmierbare delayelemente,
 (Xilinx UG331, Kapitel: "Input Delay Functions"
wenn du also an zwei pins das selbe Signal einfädelst ...

MfG


Wolfgang Kopp schrieb:
> Danke für die Antworten erstmal!
> Ok, hier die Geschichte rundherum: ich habe 6 Kameraeingänge die mit
> unabhängigen, unzusammenhängenden Clocks daherkommen. Ich bekomme Daten
> an beiden Flanken des Clocks (DDR sozusagen), muss die Daten aber mit
> der steigenden Flanke weitergeben, oder ggf. intern in einem Blockram
> buffern, was ja auch nur mit der steigenden Flanke möglich ist.
>
> Das mit dem Delay Element habe ich mir auch schon überlegt, aber da kenn
> ich mich nicht richtig aus. Wie groß sind denn da die Toleranzen? Wenn
> das Tastverhältnis nicht ganz 50/50 ist, ist das nicht so tragisch.
> Müsste ich das im "Floorplaner" machen?
>
> Wolfgang

das mit dem Input Delay ist eine gute Idee, aber das mit dem IDDR2 
gefällt mir besser. Ich brauche dann zwar wieder einen 72Mhz Takt, aber 
der muss dann nicht mehr in Phase sein und würde nur eine DCM 
verschwenden. Klingt weniger nach Trickserei...
DANKE, Wolfgang

Das Input Delay reicht aber doch nicht, oder? Man braucht für den 
EXOR-Konstrukt doch das originale und das verzögerte Signal.

Das Delay muss schon IM FPGA sitzen. Ein Verkettung aus n LUTS müsste 
eigentlich reichen.

Falls mal keine DCM/PLL zur verfuegung steht:
http://www.pldworld.com/_xilinx/html/tip/sixeasypieces.htm
Unterpunkt 4.

Gruss