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Forum: FPGA, VHDL & Co. DDR2, Terminierung, Virtex-6, MIG


Autor: Eric O. (eric_007)
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Mahlzeit zusammen,

nachdem ich diesen Thread gelesen habe 
(Beitrag "Frage zu DDR2 Terminierung"), möchte ich 
sicherheitshalber meine Fragen vor dem Layout stellen um spätere 
show-stopper zu  vermeiden.

Folgende Aufgabenstellung: An ein Virtex-6 kommt ein 2 Gbit DDR2-Memory 
(Micron 32Mx8x8), kein DIMM! Es geht mehr um die Speichertiefe als um 
Schnelligkeit, so dass ich den Core (mit MIG) für „ldiglich“ 200MHz 
ausgelegt habe, eine noch niedrigere Datenrate ist ebenfalls denkbar. 
(Beide Komponenten, FPGA und DDR2 sind aufgrund Verfügbarkeit gesetzt).
Sicherheitshalber hier noch mal die kritischen Punkte, ob ich diese aus 
dem Micron (TN-47-20)- und Xilinx (UG406) Application-note komplett 
rausgelesen habe bzw. ob für ein erfolgreiches Design noch etwas fehlt?

-  Für Vref, lt. Micron app-note genügt ein Spannungsteiler, 1%, je 1k 
zu Vddq.
-  Clk-Terminierung 100-ohm zwischen clk pair, direkt am Memory.
-  Data, Data-strobe und Data-Mask keine Terminierung zwischen FPGA und 
Memory notwendig (ist mit ODT abgedeckt), korrekt?
-  Address und Control 50-ohm zu Vref (0.9V) – aber kein MUST-have?

Nun die Frage, ist die Terminierung Address (A+BA) und Control 
(RAS,CAS,WE,CS,CKE) notwendig, da ich teilweise auch gelesen habe 
überhaupt keine (bis auf den CLK und CLK_n) Terminierungen zu nehmen, 
sofern man bei punkt-zu-punkt Anbindungen mit kurzen Leitungslängen ist? 
Wer hat Erfahrungen? Denn falls notwendig, dann werde ich wohl einen 
Spannungsregler anstelle Spannungsteiler auf Vddq/2 benötigen, welchen 
habt Ihr genommen?
Welche Terminierungen habe ich vergessen zu berücksichtigen?
Kurze Leitungslängen sind angestrebt, Simulation z.bsp. mit Hyperlinx 
ist momentan nicht geplant, obwohl von mir gewünscht.

Danke im voraus für jede nahrhafte Antwort und schöne Grüße
Eric

P.S:
Für den Virtex-6 gibt es kein Reference-schematic, da Xilinx 
verständlicher Weise die aktuellen Designs mit Virtex-6 und DDR3 zeigen 
möchte, somit habe ich teilweise die Virtex-5 schematics durchgeschaut 
(ML50x). Kennt jemand eine bessere Referenz?

Autor: Rudolph (Gast)
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> Sicherheitshalber hier noch mal die kritischen Punkte, ob ich diese aus
> dem Micron (TN-47-20)- und Xilinx (UG406) Application-note komplett
> rausgelesen habe bzw. ob für ein erfolgreiches Design noch etwas fehlt?

Wichtig ist für Dich auf jeden Fall UG086, vor allem die Hinweise auf 
Boardlayout und erlaubten Skew.

> -  Für Vref, lt. Micron app-note genügt ein Spannungsteiler, 1%, je 1k
> zu Vddq.

So geht's. Man kann auch einen LDO für die VTT nehmen, der die VREF 
gleich mit macht, z.B. den TPS51200 von TI.

> -  Clk-Terminierung 100-ohm zwischen clk pair, direkt am Memory.
> -  Data, Data-strobe und Data-Mask keine Terminierung zwischen FPGA und
> Memory notwendig (ist mit ODT abgedeckt), korrekt?

Jo.

> -  Address und Control 50-ohm zu Vref (0.9V) – aber kein MUST-have?
>
> Nun die Frage, ist die Terminierung Address (A+BA) und Control
> (RAS,CAS,WE,CS,CKE) notwendig, da ich teilweise auch gelesen habe
> überhaupt keine (bis auf den CLK und CLK_n) Terminierungen zu nehmen,
> sofern man bei punkt-zu-punkt Anbindungen mit kurzen Leitungslängen ist?

Grundsätzlich sollten sie dran. Man kann sie weglassen, wenn man durch 
eine Simulation sichergestellt hat, dass man sie nicht benötigt. Wenn 
man sich SSTL18 anguckt, ist die Terminierung sogar noch restriktiver - 
mit seriellen Widerständen und dergleichen, da kann man ein wenig 
sparen. Komplett weglassen würde ich sie aber nicht.

> Wer hat Erfahrungen? Denn falls notwendig, dann werde ich wohl einen
> Spannungsregler anstelle Spannungsteiler auf Vddq/2 benötigen, welchen
> habt Ihr genommen?

Siehe oben. Für die Terminierung benötigst Du auf jeden Fall einen 
Regler, dabei darauf achten, dass der Sink & Source kann.

> Welche Terminierungen habe ich vergessen zu berücksichtigen?
> Kurze Leitungslängen sind angestrebt, Simulation z.bsp. mit Hyperlinx
> ist momentan nicht geplant, obwohl von mir gewünscht.

Eine Simulation sollte man schon machen, auch um zu gucken, ob mit dem 
Layout der Skew eingehalten wird.

> Für den Virtex-6 gibt es kein Reference-schematic, da Xilinx
> verständlicher Weise die aktuellen Designs mit Virtex-6 und DDR3 zeigen
> möchte, somit habe ich teilweise die Virtex-5 schematics durchgeschaut
> (ML50x). Kennt jemand eine bessere Referenz?

Das ist schon ein guter Ansatzpunkt. Bei NuHorizons findet man ganz 
nette App-Notes, die den bei Xilinx verzettelten Kram gut 
zusammenfassen. Für Virtex-6 haben die aber anscheinend auch noch 
nichts.

Autor: Eric O. (eric_007)
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Rudolph, vielen Dank für all die Hinweise! Insbesondere für den Hinweis 
auf die UG086, die hatte ich von den gefühlten 43 Dokumenten noch 
nicht!;-)

Das mit den Terminierungen habe ich jetzt soweit verstanden, eine 
Simulation werden wir machen, vorerst sind jetzt pullups 50R zu VTT an 
den Add-Leitungen und serielle 20R in den dq und dqs Leitungen.

Wo ich mir noch nicht ganz sicher bin, ist die Vref Spannung für den 
Virtex 6 an den Memory Banks. Soll/Muss ich dort die VTT (also 0.9V bei 
DDR2) anschliesen? Hier bin ich momentan confused, da ich (so meine ich) 
gelesen zu haben, dass beim SSTL18_II_DCI Standard also MIT "DCI" keine 
Ref Spannung an die Vref Pins des FPGAs muss?
Zur Sicherheit würde ich diese über 0-ohms anschliesen, aber dass ist 
bei Vref bestimmt tabu?
(Beim Core habe ich ja noch die Freiheit, diesen wahlweise mit oder ohne 
DCI zu generieren, selbst wenn das Board schon auf dem Tisch liegt).

However, vielen Dank bis dato!
Eric

Autor: Jaast (Gast)
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> Clk-Terminierung 100-ohm zwischen clk pair

Kann man bei nicht alzu langer Leitung auch weglassen, die ist eh nicht 
so kritisch im Vergleich zu den Datenleitungen

Autor: Rudolph (Gast)
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Eric O. schrieb:
> Das mit den Terminierungen habe ich jetzt soweit verstanden, eine
> Simulation werden wir machen, vorerst sind jetzt pullups 50R zu VTT an
> den Add-Leitungen und serielle 20R in den dq und dqs Leitungen.

Vergiß die Kontrollleitungen nicht. Die seriellen kann man nach einer 
Simulation evtl auch weglassen, der Layouter wird's Dir danken.

> Wo ich mir noch nicht ganz sicher bin, ist die Vref Spannung für den
> Virtex 6 an den Memory Banks. Soll/Muss ich dort die VTT (also 0.9V bei
> DDR2) anschliesen? Hier bin ich momentan confused, da ich (so meine ich)
> gelesen zu haben, dass beim SSTL18_II_DCI Standard also MIT "DCI" keine
> Ref Spannung an die Vref Pins des FPGAs muss?

Doch, die VREF muß ran, die legt den Schaltpunkt der Transceiver fest. 
Deswegen auch nicht VTT dort anschließen, denn dort ist immer ziemlich 
viel los und die VREF soll möglichst Störungsfrei sein.

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