Beurteilung meines Layouts für schnelle Signale

OP #1659759
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Hallo zusammen!

Könnt Ihr mir sagen ob mein Layout (Ausschnitt) so einigermaßen in 
Ordnung ist? Das ist um ehrlich zu sein mein Erstes, bisher habe ich nur 
auf Lochraster gearbeitet.
Das IC ist ein MOSFET-Treiber, der zwei schnelle TTL-Triggersignale (von 
einem CPLD kommend, Flanke steiler als 10ns) in 50Ohm BNC-Leitungen 
treibt.
Sind die Versorgungsflächen richtig plaziert?
Das Bottomlayer ist eine GND-Plane. im Toplayer befindet sich die 
VCC-Plane. Der Treiber (Pin3 ist GND, Pin6 ist VCC) und der 
Stütz-Kondensator sind über Vias mit der GND-Plane verbunden.

Vielen Dank schonmal für Kritik und viele Grüße, dr-robotnik
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Gast #1662281
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> Wenn die Signale nur in eine Richtung gehen, vom IC hin zu den
> BNC-Buchsen, dann die beiden Widerstände direkt an die Ausgangs-Pins des
> ICs platzieren

Aber nicht päpstlicher als der Papst.
Bei 10ns, also 100MHz, liegt die Wellenlänge immer noch bei 3 m,
und alles was unter 1/10 Wellenlänge ist,
ist für Anpassungen und Reflektionen so was von völlig egal.

Auf den cm kommt es also (inlusive Berücksichtung des 
Verkürzungsfaktors) echt nicht an, man wähle, was sich besser bestücken 
lässt.
OP #1663449
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Lothar Miller schrieb:
> Woher kommen die 10 ns?
Aus dem Datenblatt des Treiber IC.

Anbei noch der Schaltplan zur Veranschaulichung von dem, was ich 
eigentlich will.

Ich habe das Layout noch etwas abgeändert und die Vias weggelassen.
Ist es ok, wenn sich die obere GND-Fläche mit der Unteren bei den 
BNC-Buchsen treffen oder soll ich die Vias in der Nähe der Kondensatoren 
doch wieder einbauen?

Das Timing der beiden Triggersignale zueinander ist sehr wichtig, 
deshalb müssen die Flanken so sauber wie möglich sein.

Viele Grüße!
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