Debug-Modus für VHDL/Abel?

Kann ich denn den Abel-Code in Modelsim testen?

Fpga Kuechle schrieb:
> Modelsim mit einer nach VHDL/Verilog backannotierten Netzliste?!

was meinst du genau damit? geht bitte davon aus, dass ich der totale 
Anfänger bin :)

@ Kuechle OK, vielen Dank für den Link, werde ich mir mal aufmerksam 
durchlesen.

Kurze weiterführende Frage...

was macht folgender Abel-Code:


MODULE test

    CLK pin 5;
    S0 pin 11;
    ![L0..L3] pin 33, 34, 35, 36;
    [Q22..Q0] node istype 'reg';

    Counter = [Q22..Q0]; //was passiert hier genau

  EQUATIONS

    Counter.CLK = CLK; //was passiert hier genau
    Counter := Counter + 1;

    [L0..L3] = [Q22..Q19]; //was passiert hier genau

END


Ausserdem: Kann mir jemand ein Buch oder eine Homepage zur Abel-Sprache 
empfehlen? Bin über google nicht wirklich fündig geworden.

MfG

Merci @All

Beitrag "ABEL programmieren"
das PDF von Lattice gibts immer noch.

noch sone Frage:

[Q22..Q0] node istype 'reg';

=> deklariert mir ein 23Bit-langes (nur intern verwendetes) Register, 
soweit so gut...

Q23 node istype 'reg'

=> deklariert mir ein Register, aber wie "lang" ist dieses Register???

und noch sone Frage:

when Command1 == 0 then itime[3..0]:= [DATA3,DATA2,DATA1,DATA0];
  else itime[3..0]:=itime[3..0].FB;

was bedeutet die extention ".FB"? Konnte nur "Register Feedback" als 
Erklärung finden und kann damit nichts anfangen...

THX

Auch die AVR haben einen PIN und PORT, das eine ist das was ausgegeben 
wurde und im Ausgaberegister steht, das andere der tatsächliche Zustand 
des Ausgangs, der könnte ja auch von außen auf GND gezogen sein. Daher 
.FB wie Feedback des Registerausgangs auf die AND/OR-Matrix und .PIN für 
den tatsächlichen Pin-Zustand.

Thx Christoph,

allerdings verstehe ich deine Aussage nicht^^ Kannst du das nochmal für 
nen Anfänger erklären. Es dreht sich hier übrigens um einen CPLD der 
Marke Xilinx und die Programmiersprache Abel nicht um AVR.

THX

http://www.latticesemi.com/lit/docs/manuals/abel_ref.pdf  auf Seite 79 
sind diese .FB und .PIN erklärt.
.FB ist der Logikpegel den der Port eigentlich haben sollte und der 
intern auch so ansteht,
.PIN ist der tatsächliche Pegel am Pin, auch wenn er von außen auf low 
gezogen ist obwohl er intern high sein sollte.
Es hängt wie hier auch beschrieben ist, vom CPLD ab, ob diese 
Möglichkeiten überhaupt gegenben sind.

Ah ok,
dann denke verstehe ich's jetzt:

when Command1 == 0 then itime[3..0]:= [DATA3,DATA2,DATA1,DATA0];
  else itime[3..0]:=itime[3..0].FB;

Command1 wird ein paar Zeilen vorher gesetzt, und zwar ist Command1=0 
wenn bestimmte Pins den richtigten Pegel haben (Quasi ne Abfrage ob die 
Daten die anliegen auch wirklich dem gewünschten Register (iTime) 
zugewiesen werden können). Das bedeutet quasi einfach nur: Liegen nicht 
die Richtigen Daten/Pegel am CPLD an, fülle das Register mit den 
internen Defaultwerten für dieses Register, richtig?

Allerdings verstehe ich dann nicht so recht, durch was diese 
Defaulwerte/Pegel definiert sind, kann diese der Programmierer selbst 
festlegen? ODer sind diese durch den Typ des CPLD festgelegt. Ich habe 
z.B. folgende Zeilen in dem Code:

XILINX property 'INIT=S itime0';
XILINX property 'INIT=S itime1';
XILINX property 'INIT=R itime2';
XILINX property 'INIT=R itime3';
XILINX property 'INIT=R itime4';
XILINX property 'INIT=S itime5';
XILINX property 'INIT=S itime6';
XILINX property 'INIT=R itime7';

Sind das die Defaultpegel, die bei .FB angenommen werden?