Hallo,
ich habe ein Problem mit folgender state machine:
1 | type cam_state_type is (WARTEN_RES, ENDE_RES);
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2 | signal cam_state2 : cam_state_type := WARTEN_RES;
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3 |
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4 | reset_all <= RESET and reset2;
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5 |
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6 | reset_sl <= PER_RESET when rising_edge(CLOCK_IN_0);
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7 |
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8 | process (CLOCK_IN_0)
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9 | begin
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10 | if rising_edge(CLOCK_IN_0) then
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11 | if reset_sl = '0' then
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12 | cam_state2 <= WARTEN_RES;
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13 | reset2 <= '0';
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14 | else
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15 | case cam_state2 is
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16 |
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17 | -- WARTEN_RES
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18 | when WARTEN_RES =>
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19 | reset2 <= '0';
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20 | if GPIO = '0' then
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21 | cam_state2 <= ENDE_RES;
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22 | end if;
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23 |
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24 | --ENDE_RES
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25 | when ENDE_RES =>
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26 | reset2 <= '1';
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27 |
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28 | -- OTHERS
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29 | when others =>
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30 | cam_state2 <= WARTEN_RES;
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31 | end case;
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32 | end if;
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33 | end if;
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34 | end process;
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Zur Aufgabe:
der externe RESET wird irgendwann auf '1' gesetzt.
Danach soll der reset2 erst auf '1' gehen, wenn das GPIO signal '0' ist.
Dann bleibt reset2 solange '1', bis der externe RESET wieder Reset gibt.
Nun habe ich das Problem, dass nach dem Beschreiben des FPGA alles
wunderbar funktioniert. Also RESET ist '0', wird dann auf '1' gesetzt,
alles läuft los, bis dann irgendwann RESET wieder auf '0' geht.
Nach diesem ersten Durchlauf wird reset2 nicht mehr auf '1' gesetzt,
deswegen vermute ich das Problem in dieser statemachine.
Ich habe die Sache 100mal durchgedacht und kann nirgendwo erkennen, wo
cam_state2 irgendwann ins Nirvana springt oder wo das Problem liegt.
Hat jemand einen Hinweis für mich?
Vielen Dank!
Andi
