Rotate BitVector

> Ich glaube es ist noch ein kleiner Fehler drinn.
Wodurch äussert der sich?

Gibt es von der logic her Fehler????

> Angeblich tut sich nichts.
Wer gibt das an?
Was sagt die Simulation?
Ich vermute sehr, du stolperst am inout.
Wer darf denn wann diesen Port treiben?
Wie findet eine Umschaltung zwischen Ein- und Ausgang statt?

> Gibt es von der logic her Fehler????
Ich verstehe nicht ganz  :-/
Du behauptest doch ,dass da ein Fehler drin sei...
Sag doch beim besten Willen etwas mehr als: Ich habe irgendwo ein Stück 
VHDL-Code herkopiert und der tut nicht das was ich will.

> (Leider habe ich den Code z.Zt. nicht als *.vhd Datei, deswegen
> als*.txt)
Du weißt schon, wie (bzw. dass) man bei gängigen Betriebssystemen die 
File-Extension ändern kann?

@ Hans Hirsch (hanshirsch)
Schon aufgegeben?  :-/

Sei's drum. Abgesehen von der extrem unglücklichen Portdefinition (Woher 
kommt die und warum brauchst du einen Takt?) würde ich das so machen:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.NUMERIC_STD.ALL;

4

5

entity RotateN is

6

    Port ( inh  : in   STD_LOGIC_VECTOR (7 downto 0);

7

           inl  : in   STD_LOGIC_VECTOR (7 downto 0);

8

           outh : out  STD_LOGIC_VECTOR (7 downto 0);

9

           outl : out  STD_LOGIC_VECTOR (7 downto 0);

10

           n    : in   STD_LOGIC_VECTOR (3 downto 0));

11

end RotateN;

12

13

architecture Behavioral of RotateN is

14

begin

15

16

 process (inh, inl, n) 

17

 variable h : std_logic_vector(15 downto 0) := (others=>'0');

18

 variable i : integer;

19

 begin

20

    h := inh & inl;

21

    i := 0;

22

    while i<to_integer(unsigned(n)) loop

23

      h := h(h'left-1 downto 0) & h(h'left);        

24

      i := i+1;

25

    end loop;

26

    outh <= h(15 downto 8);

27

    outl <= h( 7 downto 0);

28

 end process;

29

30

end Behavioral;

Allerdings wird die while-Schleife falsch synthetisiert... :-o
Das könnte dir mit deiner for-Schliefe auch passieren.

Etwas knackiger und offenbar korrekter ginge es dann noch so:

1

 process (inh, inl, n) 

2

 variable h : std_logic_vector(15 downto 0) := (others=>'0');

3

 variable i : integer;

4

 begin

5

    h := inh & inl;

6

    i := to_integer(unsigned(n));

7

    h := h(h'left-i downto 0) & h(h'left downto h'left+1-i);        

8

    outh <= h(15 downto 8);

9

    outl <= h( 7 downto 0);

10

 end process;

Simulieren lassen aber beide Lösungen mit gleichem korrektem Ergebnis.