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Forum: FPGA, VHDL & Co. Rotate BitVector


Autor: Hans Hirsch (hanshirsch)
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Hallo,
ich habe folgendes Problem:
Für die Im Anhang fzu findende ENTITY muss ich eine ARCHITECTURE 
schreiben, die folgende Funktion haben soll:

Das Wort aus aus High- und Lowbyte soll in einem Takt um n-Stellen nach 
links rotiert werden.

Ich glaube es ist noch ein kleiner Fehler drinn.
(Leider habe ich den Code z.Zt. nicht als *.vhd Datei, deswegen 
als*.txt)


Gruß,
hans

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Ich glaube es ist noch ein kleiner Fehler drinn.
Wodurch äussert der sich?

Autor: hanshirsch (Gast)
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ich habe es übernommen, kann ich nicht sagen.
Angeblich tut sich nichts.

Autor: Hans Hirsch (hanshirsch)
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Gibt es von der logic her Fehler????

Autor: Atze vom Bau (Gast)
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such mal auf der Xilinx-Seite nach "Barrel-Shifter", da gibt es eine 
App-Note dazu.

Gruß, Atze

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Angeblich tut sich nichts.
Wer gibt das an?
Was sagt die Simulation?
Ich vermute sehr, du stolperst am inout.
Wer darf denn wann diesen Port treiben?
Wie findet eine Umschaltung zwischen Ein- und Ausgang statt?

> Gibt es von der logic her Fehler????
Ich verstehe nicht ganz  :-/
Du behauptest doch ,dass da ein Fehler drin sei...
Sag doch beim besten Willen etwas mehr als: Ich habe irgendwo ein Stück 
VHDL-Code herkopiert und der tut nicht das was ich will.

> (Leider habe ich den Code z.Zt. nicht als *.vhd Datei, deswegen
> als*.txt)
Du weißt schon, wie (bzw. dass) man bei gängigen Betriebssystemen die 
File-Extension ändern kann?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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@ Hans Hirsch (hanshirsch)
Schon aufgegeben?  :-/

Sei's drum. Abgesehen von der extrem unglücklichen Portdefinition (Woher 
kommt die und warum brauchst du einen Takt?) würde ich das so machen:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity RotateN is
    Port ( inh  : in   STD_LOGIC_VECTOR (7 downto 0);
           inl  : in   STD_LOGIC_VECTOR (7 downto 0);
           outh : out  STD_LOGIC_VECTOR (7 downto 0);
           outl : out  STD_LOGIC_VECTOR (7 downto 0);
           n    : in   STD_LOGIC_VECTOR (3 downto 0));
end RotateN;

architecture Behavioral of RotateN is
begin

 process (inh, inl, n) 
 variable h : std_logic_vector(15 downto 0) := (others=>'0');
 variable i : integer;
 begin
    h := inh & inl;
    i := 0;
    while i<to_integer(unsigned(n)) loop
      h := h(h'left-1 downto 0) & h(h'left);        
      i := i+1;
    end loop;
    outh <= h(15 downto 8);
    outl <= h( 7 downto 0);
 end process;

end Behavioral;
Allerdings wird die while-Schleife falsch synthetisiert... :-o
Das könnte dir mit deiner for-Schliefe auch passieren.

Etwas knackiger und offenbar korrekter ginge es dann noch so:
 process (inh, inl, n) 
 variable h : std_logic_vector(15 downto 0) := (others=>'0');
 variable i : integer;
 begin
    h := inh & inl;
    i := to_integer(unsigned(n));
    h := h(h'left-i downto 0) & h(h'left downto h'left+1-i);        
    outh <= h(15 downto 8);
    outl <= h( 7 downto 0);
 end process;

Simulieren lassen aber beide Lösungen mit gleichem korrektem Ergebnis.

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