mikrocontroller.net

Forum: FPGA, VHDL & Co. Xilinx ISE - Problem beim Schaltplanentwurf


Autor: Michael L. (michaelx)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Beim Entwurf eines Schaltplans bekomme ich nicht mehr wie erwartet meine 
I/Os im Floorplan (bzw. PACE) angezeigt, nachdem ich einen Counter 
(CB16CE) einfüge, sondern nur noch diese: C, CE, CLR, T und Q, und zwar 
unabhängig davon, ob diese mit I/O-Markern versehen sind oder nicht.

Was mache ich flasch? :-/

Autor: Michael Sauron (Firma: www.das-labor.org) (laborsauron)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Stell mal den Plan online.
Schon mal cleanup Projekt versucht ?

Autor: Michael L. (michaelx)
Datum:
Angehängte Dateien:

Bewertung
0 lesenswert
nicht lesenswert
Hallo Michael,

danke für das Angebot, hab mal ein gaaaaanz einfaches Beispiel gebaut.

So wie hochgeladen bekommt man als I/Os nur die schon im Eingangsposting 
genannten. Löscht man den CB16CE sowie XLXN_127 bis XLXN_132, dann 
werden plötzlich XLXN_125 bis XLXN_126 als I/Os im Floorplan angeboten.

Autor: sunny (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
hi

das ist ein bug im ise. du musst pace 
(C:\Xilinx\11.1\ISE\bin\nt\pace_old.exe) starten und dann deine *.ucf 
und die *.ngd von deinem projekt manuell öffnen. dann sollte es klappen.

gruß sunny

Autor: jaja (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Wie kann denn ISE an so einer fundamentalen Stelle einen Bug haben ? Ich 
habe auch schon viele Bugs in ISE gefunden. Aber ich binn doch immer 
wieder aufs neue Überrascht, wie Buggy diese Software ist. Wenn selbst 
so ein fundamental einpaches "Programm" mucken macht, sollte man 
eigentlich erwarten, das der Hersteller das innerhalb weniger wochen 
gebacken bekommt. Immerhin ist ise kein open source, sondern eine 
Kommerzielle Software.

Autor: Duke Scarring (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
jaja schrieb:
> Immerhin ist ise kein open source, sondern eine
> Kommerzielle Software.

Wenn es OpenSource wäre, dann wäre es vielleicht schon gefixt :-/

Duke

Autor: Michael L. (michaelx)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo sunny,

danke für die Info.

Ich habe bei Xilinx dazu noch mal etwas nachgeforscht, da wird der Bug 
microsoft-like als Feature herunter gespielt (old style / new style).

Dann habe ich noch den ganzen Abend in der Hilfe gelesen, und etwas 
probiert.

Der Bug scheint demnach nur bei einigen Teilen aus den 
Standard-Bibliotheken aufzutreten. Wenn man den problematischen 
Schaltungsteil nicht im Top-Modul implementiert, sondern in einem 
anderen Schaltplan, daraus dann ein Symbol generiert, und dieses im 
Top-Modul einbindet, ist der Bug weg.

Grüße.

Autor: Duke Scarring (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Wenn Du wriklich arbeiten willst, vergiss den Schematic-Kram und lerne 
VHDL oder Verilog. Bei Xilinx kommst Du mit Schematics nicht sehr weit 
und Spaß macht es auch nicht (buggy, mies zu bedienen...)

Duke

Autor: sunny (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
hi

der designentwurf mit vhdl wird meiner meinung nach zu unrecht als die 
einzig sinnvolle variante dargestellt. wenn man mal von den macken des 
schaltplaneditors absieht.
es ist ja nicht so als müsste ich mein design aus einzelnen logikgattern 
zusammen stückeln. durch die frei konfigurierbaren macro funktionen ist 
man im schaltplan fast genau so flexibel wie mit vhdl. für den hobby 
anwender steht auch nicht die produktivität oder die portierbarkeit 
seines designs im vordergrund sondern mit möglichst wenig aufwand und 
unter anwendung vorhandener kenntnisse zum ziel zu kommen. daher kann 
der schaltplaneditor durchaus eine alternative zum vhdl design sein.

gruß sunny

Autor: Yo! (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Es möchte wohl niemand ernsthaft behaupten, dass man mit dem Schematic 
Editor mit wenig Aufwand zum Ziel kommt...das ist bei der ISE ja mal der 
totale Krampf...man hat natürlich die Wahl 15 Min Verilog schreiben oder 
2 Stunden im Schematic rumklickern....da sollte man sich schon die Zeit 
nehmen eine HDL zu lernen.
In der professionellen Entwicklung benutzt vermutlich niemand den 
Schematic Editor...deshalb hat Xilinx auch nicht so viel 
Entwicklungszeit reingestecket, denke ich mal.

Autor: Michael L. (michaelx)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Ich mag ja nur ungern die heiligen Kühe des narbigen Herzogs schlachten, 
aber nur um eine Hand voll Logik-Chips mit einem CPLD zu ersetzen, 
scheint mir VHDL dann doch etwas übertrieben - zumal wenn der Schaltplan 
schon vorliegt.

Ich wähle für jedes Problem das passende Werkzeug. Wenn man ein Pferd 
beschlagen will, geht man doch auch zum Hufschmied und nicht zum 
Goldschmied. ;-)

Autor: Yo! (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Stimmt, VHDL wäre mir da auch zu viel zu schreiben...nehm ich lieber 
Verilog ;)
Und während in der Villa Riva noch Strippen gezogen werden, kann in der 
Villa Bacho schon synthetisiert werden...

Autor: sunny (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
kann man auch anders sehen.
während horst noch am schreintisch stitzt und vhdl/verilog lernt, hat 
hans sein schaltplan lange fertig gezeichnet und liegt in der sonne. 
weil hans nämlich schon als kind mit logik chips gespielt hat und weiß 
wie man logiksymbole zusammenzeichnet.
wir reden hier jetzt nicht von professionellen anwendern die 3 jahre 
vhdl studirt haben und mit solchem zeug ihre brötchen verdienen müssen.

gruß sunny

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.