EDK - Custom IP

#1769848
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Hallo Kollegen!

Bei meinem Problem / Fragestellung geht es um Folgendes:

Ich arbeite mit EDK Version 11.1. Was ich tun möchte ist, in eine 
CustomIP ein eigenes bereits fertiges Design einzubinden (auf *.ngc 
Basis).
Prinzipiell ist das soweit kein Problem, da dazu schon viele Anleitungen 
existieren.
Bei dem einzubindenen Design handelt es sich jetzt um einen SYNCHRONEN 
entwurf, sprich, ich habe hier ein CLK-Signal in der Top-Entity meines 
fertigen Designs und muss dieses Signal folglich in der Datei 
"user_logic.vhd" dann verkabeln.
Irgendwie wieß ich jetzt nicht, ob diese Clk jetzt auf die Bus2Ip_Clk 
gehängt gehört oder ob man dieses Clk signal nach außen bringen muss um 
es dann im EDK als Signal zu verkabeln. Zweitere Variante scheint mir 
selbst logisch, jedoch scheitert das Erzeugen eines Bitstreams dann 
immer an einem Error, welche in die Richtung
'clock_generator 0/Using_DCM. ... on net 'clk_50_000MHz' are lined in 
series. Buffers of the same direction cannnot be placed in series'
geht.
clk_50_000MHz entspricht hierbei dem Ausgang des Clock_Generators. Genau 
mit diesem Signal habe ich die Clk - Leitung meines Designs dann auch 
verbunden.

Hat jemand möglicherwiese eine Idee?

Grüße von Alex'
#1770396
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Hallo,

erstmals danke für den Tipp!
Ich hab jetzt rausgefunden, wo das Problem lag und zwar hat mir das 
ISE-Synthesetool beim Generieren der Netzliste (*.ngc) schon IO-Buffer 
eingefügt und dadurch, dass das EDK dann auch noch Buffer eingefügt hat, 
gab's den Fehler.
Ich hab jetzt beim ISE die Buffergenerierung ausgeschaltet und jetzt 
geht's!
Interessieren würde mich jetzt jedoch, wie der andere Weg wäre und zwar 
wie ich dem EDK bzw. dem Clock - Generator beibringe, dass er absolut 
keine Buffer einfügt. Ein Versuch war eben, in der *.mhs Datei den Wert 
für PARAMETER C_CLKOUT0_BUF = TRUE auf FALSE zu setzen. Dies hat leider 
jedoch nicht funktioniert...

Grüße von Alex

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