Port Zuweisung

Zeig mal deinen Code. Sonst wird das nichts...

Das geht nicht:
> signal sw : unsigned(0 to 7) :=sw1;
Woher soll denn der Synthesizer zur Übersetzugnszeit wissen, welchen 
Pegel du später beim Einschalten an den Pins hast?

Und damit geht logischerweise auch das nicht:
> signal posCount: integer range 0 to ((to_integer(sw))-1):= 0;

Übrigens:
> signal sw : unsigned(0 to 7) := sw1;
Das ist böse, böse, böse...
Du drehst damit die Bitreihenfolge um!!!  :-o
sw(3) ist damit gleich sw1(4), sw(0) = sw1(7), usw...
Das sollte man nur machen, wenn man ganz genau weiß, was man da tut.


Du wirst es etwa so machen müssen:

1

library ieee;

2

use ieee.std_logic_1164.all;

3

use ieee.numeric_std.all;

4

5

entity freqdiv is         

6

port (

7

      clk : in std_logic;

8

      sw1 : in unsigned(7 downto 0);

9

      cout: out std_logic

10

     );

11

end freqdiv;

12

13

architecture freqdiv_arch of freqdiv is

14

15

signal p_takt : bit :='0';

16

signal posCount: integer range 0 to 255 := 0;

17

signal endCount: integer range 0 to 255 := 0;

18

19

begin

20

21

process (clk)

22

  endCount <= to_integer(unsigned(sw1));

23

begin

24

  if rising_edge(clk) then

25

   : 

26

    if pos_Count=endCount then

27

    :

28

       posCount <= 0;

29

    else

30

       posCount <= posCount+1;

31

    end if;

32

  end if;

33

end freqdiv_arch;

Du darfst übrigens nicht davon ausgehen, dass ein Zähler, den du als
> signal posCount: integer range 0 to 47;
definierst, in der Hardware auch wirklich nur von 0 bis 47 zählt. Der 
wird logischerweise 6 Bit breit sein müssen, und daher erst bei 63 
überlaufen.

> Wie meinst du das? Soll das heißen, ich kann generell nur bestimmte
> Werte verwenden, oder meinst du der Integer ist die falsche Wahl.
Nein, ein Integer ist für Zähler optimal, weil Vergleiche auf diesen 
Zähler in VHDL einfach zu schreiben und zu lesen sind.

> Die Simulation funktioniert aber einwandfrei.
Die wird dir sogar eine Wertebereichsverletzung melden.
Die Hardware aber nicht...

Mal angenommen wir wollen einen Zähler von 0 bis 9 bauen. Und wir 
wissen, dass z.B. ein 4-Bitzähler am Ende ganz einfach wieder bei 0 
beginnt, dann könnten wir den logischen Kurzschluss begehen und sowas 
beschreiben:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.NUMERIC_STD.ALL;

4

5

entity CountInt is

6

    Port ( clk : in  STD_LOGIC;

7

           cnt : out  STD_LOGIC_VECTOR (3 downto 0));

8

end CountInt;

9

10

architecture Behavioral of CountInt is

11

signal counter : integer range 0 to 9 := 0;  -- für Zähler von 0 bis 9

12

begin

13

   process begin

14

      wait until rising_edge(clk);

15

      counter <= counter+1; 

16

   end process;

17

   cnt     <= std_logic_vector(to_unsigned(counter,4));

18

end Behavioral;

Die Synthese braucht für diesen Zähler (10 Zustände) 4 Bit. Es wird also 
ein 4-Bit-Counter implementiert. Der läuft auch über. Aber nicht von 9 
auf 0, sondern von 15 auf 0. Der counter zählt also in der Realität 
von 0 bis 15!!! Das wird uns von der Synthese nicht gesagt. In der 
Simulation gibt es zum Glück aber einen Fehler, denn 9+1=10, und 10 sind 
nicht mehr im definierten Range.

So wird das korrekt implementiert:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.NUMERIC_STD.ALL;

4

5

entity CountInt is

6

    Port ( clk : in  STD_LOGIC;

7

           cnt : out  STD_LOGIC_VECTOR (3 downto 0));

8

end CountInt;

9

10

architecture Behavioral of CountInt is

11

signal counter : integer range 0 to 9 := 0;

12

begin

13

   process begin

14

      wait until rising_edge(clk);

15

      if counter<9 then      counter <= counter+1; 

16

      else                   counter <= 0;

17

      end if;

18

   end process;

19

   cnt     <= std_logic_vector(to_unsigned(counter,4));

20

end Behavioral;

Da ging was mit dem Anhang schief... :-/
Hier das Bild vom richtig implementierten 0..9 Zähler.