GAL + VHDL + ispLEVER

Hi,
Du kannst (kostenlos) die sog. 'Classic Edition' von ispLever von der 
Lattice Webseit herunterladen (http://www.latticesemi.com, Design Tools 
usw. usw.)

Diese Version ist für die 'Legacy Devices' d.h. GALs etc. bestimmt. 
Meines Wissens kann diese Version auch Abel, wenn Du es unbedingt 
willst.

Grüße,
Charles

Ok, vielen Dank.

Ich werde die Version am Montag in der Hochschule mal testen. Und VHDL 
ist damit möglich ?
Ich hoffe damit komm ich zum gewünschten Erfolg.

Mit besten Grüßen
hansl.petre

Hi,

ja, VHDL Simulation ist mit der Aldec Lattice Web Edition möglich.

Für VHDL Synthese brauchst Du zusätzlich das Synplify Modul. Wenn ich 
mich recht erinnere, musst Du dieses per Maske mit Angabe Deiner Email 
Adresse beantragen.

Nachdem sie geprüft haben, dass der Mädchenname Deiner Mutter nicht Bine 
Laden ist, bekommst Du innerhalb 24 Stunden einen Weblink zum Download.

Viel Erfolg,
Charles

So jetzt muss ich doch nochmal ne allgemeine "Anfängerfrage" stellen.

Der allgemeine Ablauf zu dem ganzen VHDL programmieren.

Soweit ich es bis jetzt kenne von ABEL.

ispLEVER auf - Neues Projekt - GAL auswählen - dann den Quelltext 
anlegen.

Bei Abel erzeuge ich ja dann beim ispLEVER dieses JEDEC-FIle. Und brenne 
das dann mit nem extra Tool auf den GAL

Wie gehe ich nach dem anlegen und schreiben des Queltextes dann bei VHDL 
vor.
Was ist diese VHDl Synthese die man dann durchführt ?

Simulation ist ja nicht nötig wenn ich das ganze direkt mit dem GAL in 
einer Schaltung testen will ?

Ich hoffe ihr könnt mir noch etwas weiterhelfen.

Mit besten Grüßen
hansl.petre

Hi,

der allgemeine Ablauf ist im Prinzip wie Du es beschrieben hast. In 
ispLever heisst das, Baustein selektieren, Code schreiben, Design Flow 
starten (man kann natürlich auch Code schreiben und später einen 
Baustein selektieren). Anschliessend FPGA/GAL mit *.jedec oder *.bit 
Datei mittels ispVM programmieren. ispLever kann Abel selber 
synthetisieren, für VHDL/Verilog wird ein 3rd Party Tool 'Synplify' 
verwendet. Dieses wird wahlweise als Modul in ispLever (Classic) 
integriert.

Bzgl. der Simulation, Du hast natürlich auch recht, man muss nicht. Ich 
staune sogar immer wieder darüber, wie viele Leute versuchen größere 
FPGAs (manchmal richtig grosse mit PCIexpress u.ä.) ohne jegliche 
Simulation zum Laufen zu bringen (nur durch Loop 1000; brennen; messen; 
schimpfen; aendern; end loop;) Manche haben anscheinend echt keinen 
Termindruck oder streben eine halb-Tages Stelle an (d.h. 12 
Stunden/Tag). Ein Lattice FAE hat hierzu ein nette Folie mit der 
Überschrift "Nur wer Angst hat, simuliert"

Zu Deiner Situation, ich denke in Deinem Projekt geht es zuerst darum 
ein bestimmtes Handwerk zu erlernen. Das geht natürlich einfacher mit 
ein/zwei Zähler, eine Ampelsteuerung, Fahrkartenautomat usw. Ihr habt 
als Studenten schliesslich andere Fächer und vielleicht überhaupt mal 
etwas anderes zu tun. Ich würde aber hoffen, dass ein Testbench bzw. 
auch eine Simulation zu diesem Handwerk gehört. Hier würde es darum 
gehen den Unterschied zwischen einer synthetisierbaren Beschreibung und 
eine etwas abstraktere Verhaltensbeschreibung mit protokollieren (File 
I/O), Testabdeckung (wurde jeder Zustand angesteuert) etc. 
kennenzulernen. Lattice verwendet für die Simulation den Aldec activeHDL 
Simulator, der sich auch aus ispLever starten lässt.

Am besten würde ich sagen, berede es mit Deinem betreuer. Ich gehe 
einfach mal davon aus, dass er ein Konzept hat.

Grüße,
Charles

C. Gardiner schrieb:
> Bzgl. der Simulation, Du hast natürlich auch recht, man muss nicht
Nein, man muß nicht. Aber wenn der komplette Durchlauf vom Quelltext bis 
zum Bitfile mehrere Stunden dauert (ist mit neueren ISE besser geworden) 
dann ist try&error im System keine ingenieurgemäße Arbeitsweise mehr.

Und es erstaunt immer wieder wie leicht man Fehler einbaut, die schon im 
Simulator mit 'ner halbwegs gescheiten Testbench auffallen. Man kann es 
sich als auch gleich angewöhnen, dann fällt es später nicht so schwer 
:-)

Duke

Ok vielen dank - wozu die Simulationen dienen ist mir bewusst. Jedoch 
geht es in dem Fach vor allem um Grundlagen der Digitaltechnik ... und 
damit verbunden eher das entwerfen der Schaltung mit FFs und aufstellen 
der Logikgleichungen dafür (per Hand). Im ersten Praktikum werden diese 
Schaltungene dann mit einzelnen Gattern und Kabeln von den Studenten 
zusammengesteckt. Und das 2. Praktikum dient dann dazu zu zeigen das man 
diese Gatter auch auf dem GAL realisieren kann.

Am Montag werde ich das ganze nochmal testen.

Falls es weitere Probleme gibt melde ich mich wieder.

Danke.

Mit besten Grüßen
hansl.petre

Hallo, kann sich eventuell jemand mal die Arbeit machen ... mir ein paar 
Screenshots zur Synthese zu erstellen.

Am liebsten mit ispLEVER Classic + dem Synplify Synthesis Module.

Ausgangssituation: Project angelegt - Device gewählt - Quelltext 
geschrieben - ??? wie jetzt weiter.


Falls das mit Bildern zu aufwenig ist - eventuell eine detailierte 
Beschreibung wie man vorgeht (einfach gesagt was muss ich in ispLEVER 
drücken) um vom Quelltext zu einem File komme was ich auf den GAL 
schreiben kann.

Ich hoffe ihr könnt mir hier nochmal helfen - da wäre ich euch doch sehr 
dankbar.

Mit besten Grüßen
hansl.petre