Hallo FPGA Experten! Ich schreibe z. Z. meine Master Thesis über Impedanzspektroskopie mittels MLS Signal basierend auf FPGA Technologie. Für dieses Projekt lese ich zwei ADCs mit 16 Bit und 250 MSPS parallel ein, möchte die Daten abspeichern (max. 65536 Samples) um danach weiter zu verarbeiten. Ich nutze ein ADC Eval Board von Ti (ADS62P49EVM) und ein zugehöriges FPGA Board (TSW1200EVM). Auf dem FPGA Board ist ein Virtex 4 FPGA (XC4VLX25) verbaut, aber leider kein externer Speicher. Und nun zum Problem: Leider nimmt das Speichern von 262 kByte (65536 * 32 Bit) sehr viele FPGA Ressourcen in Anspruch und ich müsste mein Vorhaben extrem einschränken - z. B. nur 4096 Samples einlesen. Ich komme an 116 Pins des FPGAs ran - das Problem ist aber, dass diese Pins an Stiftleisten, ca. 5 cm weit entfernt vom FPGA, geroutet sind (siehe Bild). Das heißt, wenn ich einen Speicher anbinden möchte, müsste ich diesen, um gleiche Signallaufzeiten zu gewährleisten, über dem FPGA auf einer extra Leiterplatte so plazieren, so dass alle Leitungen in extwa gleich lang sind (ca. 10 cm). Da 250 MHz aber über diese Leistungslänge schlecht realisierbar sind habe ich mir gedacht, jeweils 64 Bit Werte abzupeichern und müsste dann nur mit einer Frequenz von 250 MHz / 2 = 125 MHz arbeiten - was aber auch schon viel ist für eine solche Leitungslänge ... ??? Frage: - Hat jemand eine bessere Idee zur Realisierung? - Kennt jemand leicht anzusteuernde Speicher (3.3V, 32 Bit oder 64 Bit Breite, Kapazität von mehr als 270 kByte, 125 MHz) - Soll ich die Stiftleiste evtl. komplett rauslöten und direkt vom Lötauge die Verbindung zum Speicher herstellen (die große Induktivität der Stiftleiste würde dann wegfallen und das Signal weniger verfälscht) Bin gespannt auf eure Antworten! PS: Falls jemand Fragen zu TI Chips wie High Speed ADCs, PLL und Clock Distributors ( CDCE xxx) und eval. Boards (TSW1200EVM) hat, einfach melden...!!!
Angehängte Dateien:
-
TSW1200EVM.jpg
170 KB
Simon D. schrieb: > - Kennt jemand leicht anzusteuernde Speicher (3.3V, 32 Bit oder 64 Bit > Breite, Kapazität von mehr als 270 kByte, 125 MHz) Da fällt ir als erstes QDR-SDRAM ein: http://www.samsung.com/global/business/semiconductor/products/sram/Products_HighSpeedSRAM.html Die Länge der Leitungen sollte nicht unbedingt das Problem sein, eher die Längendifferenz. Kennst Du die genaue Leitungslänge bis zur Stiftleiste? Duke
Duke Scarring schrieb: > Die Länge der Leitungen sollte nicht unbedingt das Problem sein, eher > die Längendifferenz. Kennst Du die genaue Leitungslänge bis zur > Stiftleiste? Die genaue Länge bis zur Stiftleiste ist ziemlich genau 5 cm und weicht um etwa 1cm je nach Lage des FPGA Pins und Stiftleisten Pins ab. Würdest du empfehlen die Stiftleisten rauszulöten? Die Samsung Speicher der Serie SB (133 MHz) und SPB (250 MHz) scheinen brauchbar zu sein... danke für den Tipp... Hast du die Chips schonmal eingesetzt und evtl. schon ein Verilog oder VHDL Interface zum Ansteuern?
Ja, ich hab QDR schonmal angesteuert. Der Code gehört aber der Firma. Wenn es schnell fertig werden muß und Latenz kein Problem darstellt, kannst Du Dir auch vom MIG ein Interface erstellen lassen. Duke
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.