VHDL-Zuweisungen in if-abfrag in Prozess

[Andi (Gast)]

Hallo,

ich habe ein vhdl-programm, mit folgendem Prozess, der auf Reset und 
CLOCK reagiert:

if (RESET = '0') then
   SIG_1 <= '1';
   SIG_2 <= '1';
elsif (rising_edge(CLOCK)) then
   SIG_1 <= INPUT1;
   SIG_2 <= SIG_1;
else
   SIG_1 <= SIG_1;
   SIG_2 <= SIG_2;
end if;

SIG_1 und SIG_2 sind signale mit std_logic und RESET, INPUT1 und CLOCK 
sind jeweils als std_logic Eingänge definiert.

könntet ihr mir sagen, was dieser Teil:

   SIG_1 <= INPUT1;
   SIG_2 <= SIG_1;

aus dem Programm macht?

Ist SIG_2 gleich INPUT1 und SIG_1 behält weiterhin seinen Wert, oder 
wird INPUT1 auf SIG_1 und aschließend SIG_1 auf SIG_2 zugewiesen?
Oder lieg ich völlig falsch?

[Der Besucher (Gast)]

Hallo,

lass einfach den "else"-Zweig weg. Der ist nicht notwendig.

if (RESET = '0') then
   SIG_1 <= '1';
   SIG_2 <= '1';
elsif (rising_edge(CLOCK)) then
   SIG_1 <= INPUT1;
   SIG_2 <= SIG_1;
end if;


Der Besucher

[Matthias G. (mgottke)]

Vorab schon mal, die auskommentierten Zeilen sind überflüssig. Ich bin 
mir noch nicht mal ganz sicher ob da der Compiler nicht meckert.

if (RESET = '0') then
   SIG_1 <= '1';
   SIG_2 <= '1';
elsif (rising_edge(CLOCK)) then
   SIG_1 <= INPUT1;
   SIG_2 <= SIG_1;
-- else
--    SIG_1 <= SIG_1;
--    SIG_2 <= SIG_2;
end if;

Erst einmal zum Verständnis: Ich würde bei VHDL nicht von einem Programm 
sprechen. Sicherlich hat das irgendjemand programmiert, aber man muss 
sich hier an der Stelle im Denken von der Softwareprogrammierung lösen.

Was hier beschrieben ist sind zwei Flipflops (FFs) mit einem asynchronen 
Reset. Wenn nun ein kein Reset anliegt, dann wird bei steigender 
Taktflanke das Signal am Dateneingang des FFs übernommen. Du musst Dir 
vorstellen dass diese beiden FFs parallel vorhanden sind. Das FF mit dem 
Ausgangssignal SIG_1 übernimmt das Signal INPUT1 und das FF mit dem 
Ausgangssignal SIG_2 übernimmt das Signal SIG_1. Dies geschieht 
gleichzeitig. Es ist daher egal in welcher Reihenfolge die beiden 
Zuweisungen stehen. Folgender Code würde exakt das gleiche beschreiben:

if (RESET = '0') then
   SIG_1 <= '1';
   SIG_2 <= '1';
elsif (rising_edge(CLOCK)) then
   SIG_2 <= SIG_1;
   SIG_1 <= INPUT1;
end if;

Die Schaltung die Hier entsteht ist Schieberegister.

[Der Besucher (Gast)]

Ansonsten ist es ein Schieberegister, welches auf der steigenden 
Clock-Flanke arbeitet.

Der Besucher

[Klaus F. (kfalser)]

Andi schrieb:
> könntet ihr mir sagen, was dieser Teil:
     SIG_1 <= INPUT1;
>    SIG_2 <= SIG_1;
> aus dem Programm macht?

Ist ein Schiebe-Register
>
> Ist SIG_2 gleich INPUT1 und SIG_1 behält weiterhin seinen Wert,
nein
> wird INPUT1 auf SIG_1 und aschließend SIG_1 auf SIG_2 zugewiesen?
Auch nicht.

Der aktuelle Wert von INPUT wird an SIG1 zugewiesen, und der aktuelle 
Wert von SIG1 wird and SIG2 zugewiesen.
Diese Werte werden aber nicht sofort übernommen, sondern erst nach dem 
Takt.

Somit wechselt INPUT auf SIG1 und SIG1 auf SIG2.

[Andreas (Gast)]

Andi schrieb:
> könntet ihr mir sagen, was dieser Teil:   SIG_1 <= INPUT1;
>
>    SIG_2 <= SIG_1;
>
>
>
>
>
> aus dem Programm macht?
>
>
>
> Ist SIG_2 gleich INPUT1 und SIG_1 behält weiterhin seinen Wert, oder
>
> wird INPUT1 auf SIG_1 und aschließend SIG_1 auf SIG_2 zugewiesen?
>
> Oder lieg ich völlig falsch?

was Du hast in ein Schieberegister. Mit der ersten Clockflanke wird das 
Signal INPUT in SIG_1 uebernommen. Mit der naechsten Flanke dann in 
SIG_2...
der else Zweig ist obsolete und kann weggelassen werden.

Gruss

[Andi (Gast)]

Hi vielen Dank,

dass der else-Zweig unnötig ist, war mir mehr oder weniger klar, ich 
habe ihn nur mit hingeschrieben, weil er so da stand.

Jetzt wo ihrs sagt, merke ich auch dass es nur ein einfache 
Schieberegister ist ;-)

Nur war mir anfangs die funktion nicht so klar, da weiter später im 
Quelltext ne exklusiv-Oder-Abfrage stand, womit dann ja ne Flanke 
erzeugt wird.

Nochmals Vielen Dank

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> womit dann ja ne Flanke erzeugt wird.
Die Flanke wird da nicht erzeugt, sondern erkannt... ;-)