NIOS II SDRAM

Tja, wie es für Anfänger üblich ist, hast Du die Frage nicht so 
gestellt, dass dir schnell jemand helfen kann:

BAGDA schrieb:
> Ich bin noch ein Anfänger und habe Probleme mit dem SDRAM auf dem
> Cyclone II EP2C35F672C6N.

Da geht's leider schon los. Das FPGA hat kein SDRAM, höchstens einen 
SDRAM Controller. Du hast hoffentlich einen Controller verwendet, der zu 
dem angeschlossenen SDRAM Baustein passt. Und braucht dieser Controller 
überhaupt eine eigene PLL mit speziellem Phasenshift? Was für ein Board 
setzt Du ein? Welche Version von Quartus verwendest Du? Ist die vom 
Verify gemeldete Adresse überhaupt die des SDRAMs? Fragen über Fragen.

BAGDA schrieb:
> ACH ja HAB ICH VERGESSEN zu erwähnen,
> ja der SDRAM controller benötigt einen speziellen speziellem
> Phasenshift.

Hm, ich habe erst neulich ein SOPC mit SDRAM controller gemacht. Mal 
sehen, wie ging das doch gleich?? ... Ah ja! Da ist eine PLL als 
eigenständige Komponente im SOPC System drin. Damit mache ich aus dem 
externen Takt (ext_clk, 16MHz) den Systemtakt (sys_clk, 64MHz). Über die 
Phasenlage habe ich keine Aussage gemacht. Es ist ja auch wurscht wie 
der sys_clk im Bezug auf den ext_clk liegt. Alle Komponenten (NIOS, 
SDRAM, ...) laufen mit dem sys_clk. Das wars schon, mehr ist da doch gar 
nicht zu run. Und funktioniert hat's auch problemlos.

Wenn ein Fehler mit einer Änderung kommt oder geht gibt es 4 
Möglichkeiten:

1. Es tut jetzt und ich weiß warum
2. Es tut jetzt und ich weiß nicht warum
3. Es tut nicht mehr und ich weiß warum
4. Es tut nicht mehr und ich weiß nicht warum

Du bist gerade im Fall 2 gelandet, meiner Meinung nach dem 
gefährlichsten. Das fällt dir irgendwann wieder auf die Füße! Und zwar 
beim Serienanlauf des Produkts wenn Du gerade auf dem Weg in den Urlaub 
bist. Mein Rat: Installiere nicht einfach eine neue Software wenn nicht 
der begründete Verdacht besteht, dass die alte Software einen 
nachweisbaren Fehler erzeugt. Versuche immer, einen Fehler einzugrenzen 
und messtechnisch dingfest zu machen. Auch wenn es zunächst mehr Aufwand 
bedeutet. Das gilt nicht nur fürs FPGA-Design.